专利名称：具有非平面浮动栅极的存储器晶体管及其制造方法
技术领域：
本公开涉及半导体器件，以及更具体而言，涉及闪速存储器器件及其制造方法。
背景技术：
存储器器件一般典型地被提供作为计算机内的内部储存区。术语存储器表示数据储存，其形式可为集成电路芯片。现有许多不同型态的存储器，被用于多种现代电子产品中，其中最常见者为RAM(随机存取存储器)。RAM常被用作计算机环境的主存储器。RAM可作为读取和写入存储器，换句话说，数据可被写入RAM中，且数据可从RAM中被读取。与的相比，只读存储器(ROM)只能读取数据。多数RAM为易失性的，意味其需要不间断的电源以维持其内容。一旦电源关闭，RAM中的任何数据即会遗失。计算机几乎总是含有小量的ROM以保持用于计算机的启动的指令。不同于RAM， ROM无法被写入。EEPROM(电可擦除可编程只读存储器)为一种特殊形式的非易失性ROM， 其可通过暴露到电荷而使其被擦除。EEPROM包含存储器阵列，该阵列包括具有电隔离的栅极的海量存储器基元。资料可以在与栅极相关的浮动栅极或浮动节点上的电荷形式被存于存储器基元中。在EEPROM存储器阵列中的每个基元，可通过充电浮动节点而以随机方式 (random basis)被电编程。该电荷亦可通过擦除操作随机地从浮动节点中去除。可分别通过特定的编程和擦除操作，将电荷传送至各浮动节点或将电荷从各浮动节点去除。此外，另一类非易失性存储器为闪速存储器。闪速存储器为EEPROM的一种类型， 其典型地可一次进行区块的擦除和重新编程，而不是一位或一字节(8或9位)的擦除和重新编程。典型的闪速存储器包含存储器阵列，其包括大量的存储器基元。每一个存储器基元包括能够保存电荷的浮动栅极场效晶体管(FET)。基元中的数据由电荷是否存在于浮动栅极/电荷捕捉层来决定。基元通常可被分组为称为“擦除区块”的各个区段。可通过充电浮动栅极，以随机方式电编程在擦除区块内的每一个基元。可通过区块擦除操作从浮动栅极中去除电荷，其中在单一操作中擦除在擦除区块内的所有浮动栅极存储器基元。EEPROM存储器阵列和闪速存储器阵列的存储器基元皆典型地被设置成“N0R”架构(每一个基元直接耦合至位线)，或“NAND”架构(基元被耦合至基元“串”，使得每个基元可直接与位线耦合，以及需要活化串上其它基元以进行存取)。存在于闪速存储器基元阵列的问题在于，电压的可微缩性(scalability)将影响最小基元尺寸，从而影响任何所得阵列的整体存储器密度。由于集成电路(IC)加工技术的改良，制造商试着减少所生产器件的特征尺寸，由此增加集成电路和存储器阵列的密度。在现代集成电路和存储器阵列中，像是S0N0S (硅-氧化物-氮化物-氧化物-硅)晶体管和浮动栅极存储器基元皆被微缩至较小的特征尺寸，组成晶体管和浮动栅极存储器基元的器件特性改变，并导致IC或存储器器件丧失功能。该等问题包含，但不限于，短沟道效应、信号串扰(signal cross-talk)、器件编程及操作电压、降低逻辑窗口、氧化物穿通以及电荷泄漏及保留(retention)。商业可得的闪速存储器一般包含平面控制栅极、平面浮动栅极以及两个插入的介电层。平面控制栅极、浮动栅极以及两个介电层被设置在半导体衬底上。由于常规闪速存储器中的两层介电材料，将使得闪速存储器的栅极长度难以被微缩化。器件的微缩化需要将栅极电介质微缩化，二层栅极介电层皆需被微缩化。将栅极电介质厚度过度地微缩化，可造成来自浮动栅极的大电流泄漏。这将降低器件的存储器使用
寿命ο
发明内容
于此公开了一种闪速存储器器件，包含晶片；栅极氧化物层，被设置在所述晶片上；浮动栅极，被配置在所述栅极氧化物层、所述晶片或其组合上；所述浮动栅极包含平坦的浮动栅极部分和通常矩形的浮动栅极部分，所述通常矩形的浮动栅极部分被设置在所述平坦的浮动栅极部分的经选择的区域上；高K介电材料，被设置在所述浮动栅极上；以及控制栅极，被设置在所述高K介电材料上；其中所述高K介电材料形成使所述浮动栅极与所述控制栅极耦合的锯齿状图形。还在此公开了一种制造闪速存储器器件的方法，包含以下步骤在晶片上形成栅极氧化物；在所述晶片上设置第一浮动栅极层；在所述第一浮动栅极层上设置第二浮动栅极层；构图在所述第二浮动栅极层之上的抗蚀剂掩模；进行蚀刻以去除所述第二浮动栅极层的未受保护部分的至少一部分，其中所述第一浮动栅极层基本上维持完整；其中所述蚀刻限定了在所述第一浮动栅极层上设置的具有多个通常矩形的形状的第二浮动栅极层，其中所述第一浮动栅极层基本上是平坦的；去除所述抗蚀剂掩模；在所述第二浮动栅极层和所述第一浮动栅极层上设置高K介电材料；以及在所述高K介电材料上设置控制栅极层； 其中所述高K介电材料形成使所述第二浮动栅极层和所述第一浮动栅极层与所述控制栅极层耦合的锯齿状图形。
图IA为闪速存储器设计的截面图，该闪速存储器设计在控制和浮动栅极之间具有锯齿状电容；图IB为闪速存储器设计的另一截面图，该闪速存储器设计在该控制和浮动栅极之间具有锯齿状电容，此截面与图IA所示截面正交；以及图2至图IOB为各种顶视和截面图，以说明形成图IA和图IB中示出的结构的示
范性方法。
具体实施例方式如本文所公开，该闪速存储器器件包含“锯齿”电容，其介于控制栅极与浮动栅极之间，相较于包含介于平面控制栅极与浮动栅极之间的传统平坦电容的器件而言，锯齿电容具有较大的电容。锯齿电容增加控制栅极至浮动栅极的耦合(控制)，并再与沟道耦合。 这改善了短沟道效应，以及可改善的微缩制程。本文公开了一种闪速存储器器件，包含晶片；栅极氧化物层，其配置在晶片上； 浮动栅极，其被设置在栅极氧化物层、晶片、或其组合上；浮动栅极包含平坦浮动栅极部分， 以及被设置在平坦浮动栅极部分的选定区域上的通常为矩形的浮动栅极部分；高K介电材料，其被设置在浮动栅极上；以及控制栅极，其被设置在高K介电材料上；其中高K介电材料形成锯齿状图形以耦合浮动栅极与控制栅极。另外，本文公开了一种制造闪速存储器器件的方法，包含在晶片上形成栅极氧化物；在晶片上设置第一浮动栅极层；在第一浮动栅极层上设置第二浮动栅极层；构图第二浮动栅极层之上的抗蚀剂掩模；蚀刻以去除第二浮动栅极层的未受保护部分的至少一部份，其中第一浮动栅极层基本上仍保持完整；其中该蚀刻限定了在第一浮动栅极层上设置的具有多个通常的矩形形状的第二浮动栅极层，其中第一浮动栅极层基本上是平坦的；去除抗蚀剂掩模；在第二浮动栅极层和第一浮动栅极层上设置高K介电材料；以及在高K介电材料上设置控制栅极层；其中高K介电材料形成了使第二浮动栅极层和第一浮动栅极层与控制栅极层耦合的锯齿状图形。当要素或层被描述为在另一要素或层“上”、“插入”、“设置”、在另一基元或层“之间”时，则表明其可直接被设置在其另一要素或层上、被插入、被配置、或位于其它要素或层之间、或可出现中间基元或层。应该理解，虽然术语第一、第二、第三等等在此可能被用于描述各种要素、部件、区域、层和/或区段，这些要素、部件、区域、层和/或区段可不被这些术语限制。这些术语仅被用于使要素、部件、区域、层或区段与另一要素、部件、区域、层或区段予以区别。因此，以下讨论的第一要素、部件、区域、层或区段可被称为第二要素、部件、区域、层或区段，而不会背离本发明的教导。如本文所用者，除非文中明确地指出，否则单数形式“一”、“一个”、以及“该”意旨亦包含复数形式。还应理解，术语“包含”和/或“包括”在本说明书中被使用时，被描述一定的特征、整体(integer)、步骤、操作、基元和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、基元、部件和/或其群组的存在或增加。在闪速存储器设计中，期望在控制栅极与浮动栅极之间的电容为最大，且同时期望可最小化穿过介电层的任何泄漏电流。相较于使用平面浮动栅极和控制栅极的传统闪速存储器，本发明的发明人意外地发现， 在此公开的非平面处理提供明显改善的控制栅极与浮动栅极间的耦合。非平面处理是有利的，因为可通过增加电介质的面积以增加电容，其可增加控制栅极对沟道的可控性。这可使栅极长度进一步地按比例微缩化。如在此所使用的，术语晶片和衬底包含任何基础半导体结构，包含但不限于体硅衬底结构、蓝宝石上硅(SOS)结构、绝缘体上硅(SOI)结构、空桥上硅 (silicon-on-nothing) (SON)结构、薄膜晶体管(TFT)结构、掺杂或未掺杂的半导体或包含由基础半导体所支撑的硅外延层的结构，以及对于该领域具有通常知识者所知悉的其它半导体结构。再者，当下述说明中表述晶片或衬底时，已经利用了前置处理步骤以在基础半导体结构中形成区域/结。衬底190可包含体硅或绝缘体上硅(SOI)结构，然而其它半导体材料，例如，锗、硅锗、绝缘体上硅锗、碳化硅、锑化铟、砷化铟、磷化铟、砷化镓等等材料，亦包含在本发明内。范例半导体结构为绝缘体上硅(SOI)结构。请参阅图1至图10B，其显示连续的顶视及截面图，以说明根据一个实施例的用于形成闪速存储器器件的栅极结构的方法。需注意的是，在本文中和所有图式中，各结构可称为“器件”，且由基元符号“ 100”来参照；然而，在直到文中所述制造中的最后步骤之前，该器件尚非是闪速存储器器件100。此仅供阅览者便于浏览。
在图IA和图IB所公开的实施例中，闪速存储器器件包含控制栅极110，其被设置在栅极介电层120上。栅极介电层120被设置在浮动栅极130上。浮动栅极130被设置在栅极氧化物140上。如图IA和图IB所示，这些部件以垂直设置方式层叠。控制栅极110位于栅极介电层120顶部上，栅极介电层120位于浮动栅极130顶部上，浮动栅极130位于栅极氧化物140顶部上。如图IA和图IB所示，氮化物间隔物150被设置在垂直设置的控制栅极110、栅极介电层120、浮动栅极130以及栅极氧化物140的侧面。如图IA和图IB所示，栅极氧化物140被设置在晶片190上。在一个实施例中，晶片190包含绝缘体上半导体(SOI)结构160，其具有掩埋氧化物层170以及邻接的衬底180。在示例性实施例中，栅极氧化物140被设置在晶片190的 SOI结构160上。衬底180包含锗、硅、或锗及硅的组合，例如硅锗。在示例性实施例中，半导体衬底180包含硅。衬底180具有设置在其上的BOX层170。在一个实施例中，BOX层 170可包含以氧作为掺杂剂而掺杂硅衬底180所产生的二氧化硅。离子束注入法接续高温退火步骤以形成BOX层170。在另一实施例中，SOI晶片可通过晶片接合(wafer bonding) 来制造，其中BOX层170和该SOI层160可分别被黏附在衬底180上。绝缘体上硅(SOI)层160被设置在BOX层113上，且一般具有约50至约210纳米的厚度。在一个实施例中，SOI层被注入P+掺杂剂(例如，硼)、或N+掺杂剂(例如，砷、 磷、及镓)，并进行退火以活化掺杂剂。在另一实施例中，源极/漏极和SOI层扩展区域被注入P+掺杂剂或N+掺杂剂，并进行退火以活化掺杂剂。掺杂剂一般以约IO19至约IO21原子 /cm3的浓度添加。根据另一实施例，栅极介电层120为沉积的介电材料，例如高K介电材料，包含例如氧化铪、氧化硅铪、氧化镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛钡锶、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽铅钪、铌酸盐铅锌、或前述高K介电材料中的至少一种的组合。示例性介电材料为氧化铪(HfO2)。虽然并未特定显示在该图式中，栅极叠层亦可包含形成在栅极介电层120上的其它高K介电层。使用沉积方法在衬底100和STI区域上形成栅极介电层120，该沉积方法如化学气相沉积(CVD)、低压力CVD、等离子体增强CVD (PECVD)、 原子层CVD、物理气相沉积(PVD)或前述沉积方法中的至少一种的组合。图IB为闪速存储器设计的另一截面图，其具有在控制与浮动栅极之间的锯齿状电容，此截面与图IA所示截面正交。在图中可观察到栅极介电层120被设置在浮动栅极 130上，浮动栅极130包含通常矩形的浮动栅极部分210以及基本上平坦的基底浮动栅极部分200。在本文所使用的，“通常的矩形”指基本上方形或矩形的几何形状。在一实施例中，浮动栅极130包含诸如多晶硅、多晶硅锗的材料，诸如钨和钼的导电金属、诸如氮化钛、氮化钽以及氮化钨的导电金属氮化物或包含前述材料中至少一者的组合。在一个实施例中，通常矩形的浮动栅极部分210包含多晶硅锗、诸如钨和钼的导电金属、诸如氮化钛、氮化钽以及氮化钨的导电金属氮化物、或包含前述材料中至少一者的组合。在一个实施例中，平坦的基底浮动栅极部分200包含多晶硅。在另一实施例中，通常矩形的浮动栅极部分210包含多晶硅锗，以及平坦的基底浮动栅极部分200包含多晶硅。在一个实施例中，控制栅极110包含诸如多晶硅、多晶硅锗的材料，诸如钨和钼的导电金属、诸如氮化钛、氮化钽以及氮化钨的导电金属氮化物或包含前述材料中至少一者的组合。在一个实施例中，控制栅极110包含多晶硅。
如图IB所示，栅极介电层120被设置在通常矩形的浮动栅极部分210和平坦的基底浮动栅极部分200上。通常矩形的浮动栅极部分210被设置在平坦的基底浮动栅极部分200上，而平坦的基底浮动栅极部分200被设置在栅极氧化物140上。请参阅图IA 和图1B，控制栅极120基本上以舌板嵌入凹槽(tongue-in-groove)或插入的梳状结构 (intercalating comb-like structure)以覆盖矩形浮动栅极部分210。当插入的栅极电介质120与控制栅极110和浮动栅极130耦合时，形成锯齿图形。基底浮动栅极部分200 并没有被控制栅极110所覆盖，因此其在图IA所示的截面图中是可被观察到的。图2至图10为各种顶视和截面图，以说明形成图IA和图IB所示结构的示例性方法。图2为形成在晶片上的硅沟槽隔离(STI)的顶视图。BOX层160的STI氧化物环绕SOI层170的有源区域。图3显示晶片190沿着A-A切割的截面，其显示SOI层160、B0X 层170以及衬底180。图4为器件100沿着A-A切割的截面图，并通过热氧化以在晶片190上形成栅极氧化物140。在实施例中，栅极氧化物140包含二氧化硅介电膜，其通过干/湿氧化制程而形成。在实施例中，氧化硅膜可被生长至在约5至约15埃之间的厚度。第一浮动栅极层 200被设置在晶片190和栅极氧化物140上。第二浮动栅极层210被设置在第一浮动栅极层200上。图5为器件100的顶视图，器件100具有在BOX层170的STI氧化物和SOI层160 的有源区域之上的构图的抗蚀剂掩模220。在一个实施例中，抗蚀剂掩模被构图为平行条带，该条带基本上与A-A平行。如图6A和图6B所示，进行构图后，抗蚀剂掩模220被设置在第二浮动栅极层210 上。图6A显示沿着A-A切割的截面，其中不存在抗蚀剂掩模。因此，观察该截面，图6A显示在晶片190和该栅极氧化物140上设置的第一浮动栅极层200，以及在第一浮动栅极层 200上设置的第二浮动栅极层210。图6B显示沿着B-B切割的截面图，其中存在抗蚀剂掩模。观察该截面，图6B显示在第二浮动栅极层210上设置的抗蚀剂。在抗蚀剂220的构图之后，施行反应离子蚀刻(RIE)以选择性地去除未受保护的第二浮动栅极层210，而留下第一浮动栅极层200。在另一实施例中，RIE部分地去除第二浮动栅极层210，而留下设置在第一浮动栅极层200上的多晶硅锗层(未显示)。如图7A和图7B所示，进行RIE之后，未受保护的多晶硅锗层210被去除。图7A为经蚀刻后沿着A-A 切割的截面图，其中不存在无抗蚀剂掩模220。图7A显示设置在晶片190以和栅极氧化物 140上的第一浮动栅极层200。图7B为经蚀刻后沿着B-B切割的截面图，其中存在抗蚀剂掩模220。观察该截面，图7B显示受保护的第二浮动栅极层210在RIE之后形成通常矩形的形状。对第二浮动栅极层210进行RIE之后，去除抗蚀剂220。在去除抗蚀剂之后，高K介电材料120接着以约3至约5纳米的深度，被设置在整个器件100上。另一层原位(in-situ) 掺杂多晶硅110，接着被设置在高K介电材料120上。如图8A和图8B所示，器件100现包含在高介电材料层120上设置的控制栅极层110，高介电材料层120依序被设置在被形成通常矩形的形状的第二浮动栅极层210和平坦基座第一浮动栅极层200上。图8A为沿着A-A 切割的截面图。在此图中，图8A显示控制栅极层110被设置在高介电材料层120上，而高介电材料层120依序被设置在平坦的基座第一浮动栅极层200上。图8B为沿着B-B切割的截面图。观察该截面，图8B显示在高介电材料层120上设置的控制栅极层110，高介电材料层120接着被设置在形成为通常矩形的形状的第二浮动栅极层210和平坦基座第一浮动栅极层200。插入的高K介电材料120由此形成锯齿图形，其耦合控制栅极层110与矩形第二浮动栅极层210和平坦第一浮动栅极层200。矩形第二浮动栅极层210基本上被控制栅极层110所覆盖，因此，其在图8A所示的截面图中被隐藏。在形成锯齿图形之后，器件进一步通过一系列的抗蚀剂、沉积、构图及蚀刻以构图控制栅极层110、高介电材料层120以及第二浮动栅极层210和第一浮动栅极层200以形成栅极导体。图9A和图9B，蚀刻可通过RIE达成。在一个实施例中，单一 RIE可用以去除所有的层。在另一实施例中，不同的RIE可用以去除不同的层。例如，第一 RIE可用以去除控制栅极层110。第二 RIE可用以去除高介电材料层120，而第三和第四RIE可用以分别去除第二浮动栅极层210和第一浮动栅极层200。RIE可使用诸如CHF3、Cl2, CF4, SF6等等的卤代化合物而进行，或包含前述卤代化合物中至少一种的组合。在一个实施例中，其它处理可能被施行以完成器件100的构建。该步骤包括，例如，晕(halo)和扩展注入、间隔物形成、SD注入以及用于活化掺杂剂的SD退火。图IOA和图IOB显示器件100完成的实施例的截面图。在图2至图IOB所公开的实施例中，浮动栅极130包含诸如多晶硅、多晶硅锗的材料、诸如钨和钼的导电金属、诸如氮化钛、氮化钽以及氮化钨的导电金属氮化物、或包含前述材料中至少一者的组合。在一个实施例中，第一浮动栅极部分200包含多晶硅。在一个实施例中，第二浮动栅极部分210包含多晶硅锗、诸如钨和钼的导电金属、诸如氮化钛、氮化钽以及氮化钨的导电金属氮化物、或包含前述材料中至少一者的组合。在另一实施例中， 第一浮动栅极部分200包含多晶硅，以及第二浮动栅极部分210包含多晶硅锗。在一个实施例中，控制栅极110包含诸如多晶硅、多晶硅锗的材料、诸如钨和钼的导电金属、诸如氮化钛、氮化钽以及氮化钨的导电金属氮化物、或包含前述材料中至少一者的组合。在一个实施例中，控制栅极110包含多晶硅。此器件的优点为，在锯齿状控制栅极与浮动栅极之间的电容大于具有平坦栅极结构者的电容，因此，还增加了控制栅极与浮动栅极的耦合，及与沟道的耦合。这可改善短沟道效应，以及可改善微缩化制程以降低闪速存储器器件的尺寸。已经描述了允许特征和电压微缩的用于非易失性存储器基元的方法和装置，避免读取破坏、且提供增强的保留、速度、耐受性、以及展现更佳的器件完整性。当参照示例性实施例来描述本发明时，本领域的技术人员应该理解，可进行各种改变以及要素的等效置换，皆未脱离本发明的范畴。此外，许多为了适应特定情况或材料而对本发明的教导所进行的修改，都未脱离本发明的范畴。因此，旨在本发明并不受被这样的特定实施例的限制，该实施例被公开作为用于实施本发明而构思的最佳模式。
权利要求
1.一种闪速存储器器件，包含晶片栅极氧化物层，被设置在所述晶片上； 浮动栅极，被配置在所述栅极氧化物层、所述晶片或其组合上； 所述浮动栅极包含平坦的浮动栅极部分和通常矩形的浮动栅极部分，所述通常矩形的浮动栅极部分被设置在所述平坦的浮动栅极部分的经选择的区域上； 高K介电材料，被设置在所述浮动栅极上；以及控制栅极，被设置在所述高K介电材料上；其中所述高K介电材料形成使所述浮动栅极与所述控制栅极耦合的锯齿状图形。
2.根据权利要求1的闪速存储器器件，其中所述闪速存储器器件还包含氮化物间隔物。
3.根据权利要求1的闪速存储器器件，其中所述晶片为基础半导体结构。
4.根据权利要求3的闪速存储器器件，其中所述基础半导体结构为体硅衬底结构、蓝宝石上硅(SOS)结构、绝缘体上硅(SOI)结构、空桥上硅(SON)结构、薄膜晶体管(TFT)结构、掺杂或未掺杂的半导体、包含由基础半导体所支撑的外延层的结构或前述结构中至少一者的组合。
5.根据权利要求4的闪速存储器器件，其中所述基础半导体结构为绝缘体上硅(SOI)结构。
6.根据权利要求1的闪速存储器器件，其中所述晶片包含绝缘体上硅(SOI)层、掩埋氧化物(BOX)层以及衬底层。
7.根据权利要求6的闪速存储器器件，其中所述衬底层包含锗、硅、或锗和硅的组合， 例如硅锗。
8.根据权利要求1的闪速存储器器件，其中所述通常矩形的浮动栅极部分包含多晶硅锗(多晶SiGe)、诸如钨和钼的导电金属、诸如氮化钛、氮化钽以及氮化钨的导电金属氮化物、或包含前述材料中至少一者的组合，以及所述平坦的浮动栅极部分包含多晶硅(多晶 Si)。
9.根据权利要求1的闪速存储器器件，其中所述通常矩形的的浮动栅极部分包含多晶 SiGe,以及所述平坦的浮动栅极部分包含多晶Si。
10.根据权利要求1的闪速存储器器件，其中所述高K介电材料包含氧化铪。
11.根据权利要求1的闪速存储器器件，其中所述控制栅极包含多晶Si。
12.一种制造闪速存储器器件的方法，包含以下步骤 在晶片上形成栅极氧化物；在所述晶片上设置第一浮动栅极层； 在所述第一浮动栅极层上设置第二浮动栅极层； 构图在所述第二浮动栅极层之上的抗蚀剂掩模；进行蚀刻以去除所述第二浮动栅极层的未受保护部分的至少一部分，其中所述第一浮动栅极层基本上维持完整；其中所述蚀刻限定了在所述第一浮动栅极层上设置的具有多个通常矩形的形状的第二浮动栅极层，其中所述第一浮动栅极层基本上是平坦的；去除所述抗蚀剂掩模；在所述第二浮动栅极层和所述第一浮动栅极层上设置高K介电材料；以及在所述高K介电材料上设置控制栅极层；其中所述高K介电材料形成使所述第二浮动栅极层和所述第一浮动栅极层与所述控制栅极层耦合的锯齿状图形。
13.根据权利要求12的方法，还包含第二蚀刻以构图所述第一浮动栅极层、所述高介电材料层、所述第二浮动栅极层以及所述控制栅极层。
14.根据权利要求12的方法，还包含晕和扩展注入、间隔物形成以及SD注入和用于活化掺杂剂的SD退火。
15.根据权利要求12的方法，其中所述第一浮动栅极层包含多晶硅(多晶Si)，以及所述第二浮动栅极层包含多晶硅锗(多晶SiGe)、诸如钨和钼的导电金属、诸如氮化钛、氮化钽以及氮化钨的导电金属氮化物、或包含前述材料中至少一者的组合。
16.根据权利要求12的方法，其中所述第一浮动栅极层包含多晶Si，以及所述第二浮动栅极层包含多晶SiGe。
17.根据权利要求12的方法，其中所述高K介电材料包含氧化铪。
18.根据权利要求12的方法，其中所述控制栅极包含多晶Si。
19.根据权利要求12的方法，其中所述蚀刻基本上去除所述第二浮动栅极层的所述未受保护部分。
全文摘要
一种闪速存储器器件，包含晶片；栅极氧化物层(140)，被设置在所述晶片上；浮动栅极，被配置在所述栅极氧化物层、所述晶片或其组合上；所述浮动栅极包含平坦的浮动栅极部分(200)和通常矩形的浮动栅极部分(210)，所述通常矩形的浮动栅极部分被设置在所述平坦的浮动栅极部分的经选择的区域上；高K介电材料(120)，被设置在所述浮动栅极上；以及控制栅极(110)，被设置在所述高K介电材料上；其中所述高K介电材料形成使所述浮动栅极与所述控制栅极耦合的锯齿状图形。
文档编号H01L29/423GK102282651SQ200980154612
公开日2011年12月14日 申请日期2009年12月16日 优先权日2009年1月29日
发明者D·陈, H·朱 申请人:国际商业机器公司