专利名称：一种基于互补型scr的静电放电防护电路的制作方法
技术领域：
本发明涉及集成电路技术领域，尤其涉及一种基于互补型SCR的静电放电防护电 路。
背景技术：
自然界的静电放电(ESD)现象是引起集成电路产品失效的最主要的可靠性问题 之一。有关研究调查表明，集成电路失效产品的30 %都是由于遭受静电放电现象所引起的。 因此，改善集成电路片上静电放电防护的可靠性对提高集成电路产品的成品率乃至带动整 个国民经济具有不可忽视的作用。静电放电现象根据电荷来源的不同，通常分为三种放电模式HBM(人体放电模 式)，MM(机器放电模式)，CDM(组件充电放电模式)。而最常见也是工业界产品必须通过 的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而 从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的 电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏， 同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路功能的 失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防 护。而ESD防护单元的设计主要考虑两个要点一是ESD防护单元能够泄放较大的ESD电 流；二是ESD防护单元能将输入引脚端电压箝制在低电位。在ESD防护的研究发展过程中，二极管、GGNM0S(栅接地的NM0S)、SCR(可控硅) 等器件通常被作为ESD防护单元。随着CMOS工艺的发展，CMOS集成电路已经成为集成电 路发展的主流。对于CMOS集成电路，在芯片的输入\输出端通常带有输入缓冲级\输出缓 冲级或是M0S器件的栅极作为输入。因此，在发生ESD事件时，ESD产生的应力(电压)会 直接作用于M0S器件的栅氧化层上，如果ESD防护单元不能及时开启并将输入端箝制在低 电位(通常指低于M0S器件的栅氧化层击穿电压)，则会引起输入端\输出端M0S器件的栅 氧化层发生击穿现象，从而造成芯片功能的失效。由于SCR结构具有很低的维持电压，并且内部存在正反馈回路，因此，SCR结构具 有很强的ESD电流泄放能力，在ESD防护领域成为了主流的防护结构。美国专利5473169公开了 一种用于CMOS集成电路的互补型SCR，其采用单阱CMOS 工艺，利用N型硅为衬底。该互补型SCR防护方案的缺点主要是输入端IN相对电源VDD存 在正向的寄生二极管，电源VSS到输入端存在寄生的正向二极管，导致输入端IN到电源VDD 和VSS总的寄生电容较大，降低了一些高速电路的性能。
发明内容
本发明提供了一种基于互补型SCR的静电放电防护电路，解决了传统互补型SCR 寄生电容较大、降低高速电路性能的问题。一种基于互补型SCR的静电放电防护电路，用于防护核心电路输入/输出端(1/0)、正电源线(VDD)、负电源线(VSS)三者之间的静电放电，包括电源箝位单元，两端分别连接正电源线和负电源线，用于正电源线和负电源线之 间的静电放电防护；相互连接的PNPNP型双向SCR和NPNPN型双向SCR，其中PNPNP型双向SCR的两个 连接端子分别连接正电源线和核心电路的输入/输出端，用于正电源线与核心电路的输入 /输出端之间的静电放电防护；NPNPN型双向SCR的两个连接端子分别连接负电源线和核心 电路的输入/输出端，用于负电源线和核心电路的输入/输出端之间的静电放电防护。优选地，所述的PNPNP型双向SCR包括第一 P型衬底，第一 P型衬底内设有第一 N 型埋层，第一 N型埋层上注有第一 P阱，第一 P阱侧面和第一 P型衬底之间注有与第一 P阱 结深相同的环形的第一 N阱，第一 P阱内注有第一 N型漂移区和第二 N型漂移区，第一 N型 漂移区内设有第一 P+注入区和第一 N+注入区，第二 N型漂移区内设有第二 P+注入区和第 二 N+注入区，其中第一 P+注入区和第二 P+注入区位于内侧，第一 N型漂移区和第二 N型 漂移区之间的第一 P阱上设有第五P+注入区，第一 P型衬底、第一 N阱和第一 P阱上均覆 有氧化隔离层；所述的NPNPN型双向SCR包括第二 P型衬底，第二 P型衬底内设有第二 N型埋层， 第二 N型埋层上注有第二 P阱和第三P阱，第二 P阱和第三P阱被设于P型衬底内的与它 们结深相同的第二 N阱包围，第二 P阱内设有第三N+注入区和第三P+注入区。第三P阱 内设有第四N+注入区和第四P+注入区，其中第三N+注入区和第四N+注入区位于内侧，第 三P阱和第三P阱之间的第二 N阱内设有第五N+注入区，第二 P型衬底、第二 P阱、第三P 阱以及第二 N阱上覆有氧化隔离层；第五N+注入区和第五P+注入区相互连接，第一 N+注入区和第一 P+注入区连接 VDD，第四N+注入区和第四P+注入区连接VSS，第二 N+注入区、第三N+注入区、第二 P+注 入区以及第三P+注入区连接I/O。N型漂移区一般是在高压器件LDNMOS (横向双扩散NM0S)中用于实现LDNMOS的漏 端漂移区的，N型漂移区的掺杂浓度一般大于N阱的掺杂浓度而小于N+注入区的掺杂浓度， N型漂移区结深(纵向深度)要比N+注入区和P+注入区的结深更深而比N阱以及P阱的 结深要浅。所述的电源箝位单元包括一个由电容和电阻串联组成的RC检测电路；一个由第一 NMOS管和PMOS管组成的反相器；一个用于泄放ESD的第二匪OS管；RC检测电路的电阻端、PMOS管的衬底和源极以及第二 NMOS管的漏极连接VDD，RC 检测电路的电容端、第一 NMOS管的衬底和源极以及第二 NMOS管的衬底和源极连接VSS，第 二 NMOS管的栅极连接PMOS管和第一 NMOS管的漏极。优选地，所述的RC检测电路的RC时间常数为0. 1 0. 2us。优选地，所述的防护电话还包括两端分别连接核心电路的输入/输出端和核心电 路的限流电阻。利用本发明静电放电防护电路可以实现输入/输出端到正电源线和负电源线间 各种情况的静电放电防护。该互补型SCR防护方案利用电源箝位单元作为辅助触发单元，可以实现低触发电压的静电放电防护，对内部核心电路起到可靠的静电放电防护。
图1为现有CMOS工艺下互补型SCR的等效电路图；图2为现有CMOS工艺下互补型SCR的纵向剖面图；图3为SCR采用5层半导体表示时本发明电路的结构示意图；图4为本发明双向SCR寄生单元等效电路图；图5为ESD发生在1/0，VSS接地时，ESD触发电流的泄放路径图；图6为ESD发生在VSS，I/O接地时，ESD触发电流的泄放路径图；图7为ESD发生在VDD，I/O接地时，ESD触 发电流的泄放路径图；图8为ESD发生在1/0，VDD接地时，ESD触发电流的泄放路径图；图9为本发明PNPNP型双向SCR的纵向剖面图；图10为图9所示双向SCR实现版图；图11为本发明NPNPN型双向SCR的纵向剖面图；图12为图11所示双向SCR实现版图；图13为本发明电源箝位单元的结构示意图。
具体实施例方式如图3和图4所示，一种基于互补型SCR的静电放电防护电路，包括一个连接I/O的限流电阻Rp ；一 PNPNP型双向SCR，如图9和图10所示，包括P型衬底101、P型衬底101内设 有N型埋层102，N型埋层102上注有P阱103，P阱103侧面和P型衬底101之间注有与P 阱103结深相同的环形的N阱104，N阱104和N型埋层102将P阱102和P型衬底101隔罔。P阱103内注有N型漂移区105a和N型漂移区105b，N型漂移区105a内设有P+ 注入区107和N+注入区106，N型漂移区105b内设有P+注入区108和N+注入区109，其 中P+注入区107和P+注入区108位于内侧，N型漂移区105a和N型漂移区105b之间的P 阱103上设有P+注入区110，P型衬底101、N阱104和P阱103上均覆有氧化隔离层111。一 NPNPN型双向SCR，如图11和图12所示，包括P型衬底201、P型衬底201内设 有N型埋层202，N型埋层202上注有P阱203和P阱205，P阱203和P阱205被设于P型 衬底201内N阱204所包围，N阱204的结深与P阱203和P阱205的结深相同，它与N型 埋层202将P型衬底和P阱隔离。P阱203内设有P+注入区206和N+注入区207，P阱205内设有P+注入区209和 N+注入区208，其中N+注入区207和N+注入区208位于内侧，P阱203和P阱205之间的 N阱204上设有N+注入区210，P型衬底201、N阱204、P阱203、P阱205上均覆有氧化隔 罔层2110一电源箝位单元，如图13所示，包括由电阻R和电容C串联构成的RC检测电路 (RC时间常数一般设定在0. 1 0. 2us)、PM0S管301和NM0S管302构成的反向器以及用 于泄放ESD的NM0S管303。
当上述防护电路应用到具体电路中时，需要防护的核心电路两端分别连接VDD和 VSS,限流电阻Rg两端分别连接核心电路的I/O和核心电路，P+注入区107和N+注入区106连接VDD ；P+注入区208和N+注入区209连接 VSS ；P+注入区108、N+注入区109、N+注入区208、P+注入区209连接核心电路的I/O ；P+ 注入区110和N+注入区210相互连接。PMOS管301的栅极和NMOS管302的栅极连接电阻R和电容C的连接点，RC检测 电路的电阻端、PMOS管301的衬底、源极以及NMOS管303的漏极连接VDD，RC检测电路的 电容端、NMOS管302的衬底、源极以及NMOS管303衬底、源极连接VSS，NM0S管303的栅极 连接PMOS管301和NMOS管302的漏极。核心电路正常工作时，NPNPN型双向SCR、PNPNP 型双向SCR、电源箝位单元均处于截止状态如图5所示，当ESD事件发生在输入/输出端(1/0)，而VSS接地时，ESD触发电流 会首先通过P阱203和N阱204间寄生的正向二极管50、P阱103和N型漂移区105a间寄 生的正向二极管51、电源箝位单元来泄放，当ESD电流达到一定数值时，正向二极管50导 通，此时由于三极管44和三极管45之间存在内部正反馈，导致NPNPN型双向SCR中的SCR3 开启并处于闩锁状态，ESD电流会通过SCR3泄放。如图6所示，当ESD事件发生在电源端VSS，而输入/输出端(I/ O)接地时，ESD 触发电流首先会通过P阱205和N阱204间寄生的正向二极管60、P阱103和N型漂移区 105b间寄生的正向二极管61来泄放，当ESD触发电流达到一定数值时，二极管60正向导 通，此时由于三极管43和三极管44存在内部正反馈，导致NPNPN型双向SCR中的SCR4开 启并处于闩锁状态，ESD电流会通过SCR4泄放。如图7所示，当ESD事件发生在电源端VDD，而输入/输出端(I/O)接地时，ESD触 发电流首先会通过电源箝位单元、P阱205和N阱204间寄生的正向二极管60、P阱103和 N型漂移区105b间寄生的正向二极管61来泄放，当ESD触发电流达到一定数值时，二极管 61正向导通，此时由于三极管40和三极管41存在内部正反馈，导致PNPNP型双向SCR中的 SCRl开启并处于闩锁状态，ESD电流会通过SCRl泄放。如图8所示，当ESD事件发生在输入/输出端(1/0)，而电源端VDD接地时，ESD 触发电流首先会通过P阱203和N阱204间寄生的正向二极管50、P阱103和N型漂移区 104a间寄生的正向二极管51来泄放；当ESD触发电流达到一定数值时，二极管61正向导 通，此时由于三极管42和三极管41存在内部正反馈，导致PNPNP型双向SCR中的SCR2开 启并处于闩锁状态，ESD电流会通过SCR2泄放。
权利要求
一种基于互补型SCR的静电放电防护电路，用于防护核心电路输入/输出端、正电源线、负电源线三者之间的静电放电，其特征在于，包括电源箝位单元，两端分别连接正电源线和负电源线，用于正电源线和负电源线之间的静电放电防护；相互连接的PNPNP型双向SCR和NPNPN型双向SCR，其中PNPNP型双向SCR的两个连接端子分别连接正电源线和核心电路的输入/输出端，用于正电源线与核心电路的输入/输出端之间的静电放电防护；NPNPN型双向SCR的两个连接端子分别连接负电源线和核心电路的输入/输出端，用于负电源线和核心电路的输入/输出端之间的静电放电防护。
2.根据权利要求1所述的静电放电防护电路，其特征在于所述的PNPNP型双向SCR包括第一 P型衬底(101)，第一 P型衬底(101)内设有第一 N 型埋层(102)，第一 N型埋层(102)上注有第一 P阱(103)，第一 P阱(103)侧面和第一 P型 衬底(101)之间注有与第一 P阱(103)结深相同的环形的第一 N阱(104)，第一 P阱(103) 内注有第一 N型漂移区(105a)和第二 N型漂移区(105b)，第一 N型漂移区(105a)内设有 第一 P+注入区(107)和第一 N+注入区(106)，第二 N型漂移区(105b)内设有第二 P+注 入区(108)和第二 N+注入区(109)，其中第一 P+注入区(107)和第二 P+注入区(108)位 于内侧，第一 N型漂移区和第二 N型漂移区之间的第一 P阱(103)上设有第五P+注入区 (110)，第一 P型衬底(103)、第一 N阱(104)和第一 P阱(101)上均覆有氧化隔离层；所述的NPNPN型双向SCR包括第二 P型衬底(201)，第二 P型衬底(201)内设有第二 N型埋层(202)，第二 N型埋层(202)上注有第二 P阱(203)和第三P阱(205)，第二 P阱(203)和第三P阱(205)被设于第二P型衬底(201)内的与它们结深相同的第二N阱(204) 包围，第二P阱(203)内设有第三N+注入区(207)和第三P+注入区(206)；第三P阱(205) 内设有第四N+注入区(208)和第四P+注入区(209)，其中第三N+注入区(207)和第四N+ 注入区(208)位于内侧，第三P阱(203)和第三P阱(205)之间的第二 N阱(204)内注有 第五N+注入区(210)，第二 P型衬底(201)、第二 P阱(203)、第三P阱(205)以及第二 N阱(204)上覆有氧化隔离层；第五N+注入区(210)和第五P+注入区(110)相互连接，第一 N+注入区(106)和第一 P+注入区(107)连接至正电源线，第四N+注入区(208)和第四P+注入区(209)连接负电 源线，第二 N+注入区(109)、第三N+注入区(208)、第二 P+注入区(108)以及第三P+注入 区(209)连接核心电路的输入/输出端。
3.根据权利要求1所述的静电放电防护电路，其特征在于，所述的电源箝位单元包括一个由电容和电阻串联组成的RC检测电路；一个由第一 NM0S管(302)和PM0S管(301)组成的反相器；一个用于泄放ESD的第二 NM0S管(303)；RC检测电路的电阻端、PM0S管(301)的衬底和源极以及第二 NM0S (302)管的漏极连接 正电源线，RC检测电路的电容端、第一 NM0S管(302)的衬底和源极以及第二 NM0S管(303) 的衬底和源极连接负电源线，第二 NM0S管(303)的栅极连接PM0S管(301)和第一 NM0S管 (302)的漏极。
4.根据权利要求3所述的静电放电防护电路，其特征在于所述的RC检测电路的RC时 间常数为0. 1 0. 2us。
5.根据权利要求1所述的静电放电防护电路，其特征在于包括两端分别连接核心电 路的输入/输出端和核心电路的限流电阻(Rp)。
全文摘要
本发明公开了一种基于互补型SCR的静电放电防护电路，用于防护核心电路输入/输出端、正电源线、负电源线三者之间的静电放电，包括两端分别连接正电源线和负电源线的电源箝位单元、两个连接端子分别连接正电源线和核心电路的输入/输出端的PNPNP型双向SCR、两个连接端子分别连接负电源线和核心电路的输入/输出端的NPNPN型双向SCR。该互补型SCR防护方案利用电源箝位单元作为辅助触发单元，可以实现低触发电压的静电放电防护，对内部核心电路起到可靠的静电放电防护。
文档编号H01L23/60GK101834433SQ20101012597
公开日2010年9月15日 申请日期2010年3月17日 优先权日2010年3月17日
发明者宋波, 李明亮, 苗萌, 董树荣, 韩雁, 马飞 申请人:浙江大学