专利名称：高驱动电流三维多重闸极晶体管及其制法的制作方法
技术领域：
本发明与互补式金氧半导体(CMOS)有关，特别是指一种高驱动电流三维多重闸极晶体管及其制法。
背景技术：
互补式金氧半导体(CMOS)尺寸的微缩可以带来两大好处，一是元件性能的提高， 二是功耗的降低。然而，这个趋势如今却已经达到了极限，元件中的铜互连已经导致了串扰、功耗与电阻-电容(RC)延迟等方面的问题。一般来说，互补式金氧半导体尺寸的微缩是将关键的闸极氧化层以降低厚度的方式达成最佳化的目的。然而，当时程进入纳米节点，传统的二氧化硅已无法再通过持续降低厚度达成良好的通道控制能力，其过高的漏电流将使得尺寸向下缩小变得无以为继，虽然目前有使用氮氧化硅的方案，然其有限的介电系数并无法有效延展互补式金氧半导体的世代演进，目前各大互补式金氧半导体制造厂皆尝试着不同的几个方向来达成元件特性的改善。例如，加入局部或全面的应变结构通过应变力改变通道中硅晶格常数来提升载子传输速度，以提升元件效能。然而，单靠应变技术可能依然无法持续达成45nm或32nm以下所期盼的元件效能。而导入高介电常数介电质及稳定的功函数闸极金属层的方式，由于带电载子可通过穿隧效应穿透介电质而形成漏电流，导入高介电常数介电质取代传统Si02或 SiON成为可行的方案之一，以求降低漏电流并达成等效电容以控制通道开关。此外，亦有厂商改变了过去五十年以来一直都采用的标准平面 (two-dimensional，二度空间)电晶体架构，形成了三度空间(three-dimensional)的架构。例如，英飞凌科技(Infineon Technologies)发表了多重闸极场效电晶体(Multi-gate field-effect transistor)技术，在未来是面对众多挑战的解决方法之一。在面积小又需要众多功能的积体电路上，可比今日的平面单闸极技术(Planar single-gate)所消耗的功率要小很多。在此新技术的一项展示中，英飞凌的研究人员测试了采用全新65nm多重闸极场效电晶体架构，所制造全球第一个高复杂性电路，和目前的单间极技术所生产出相同功能和效能的产品相比较，其面积几乎要缩小约30%，这类新电晶体的静态电流是之前的十分之一而已。依据研究人员的计算，和目前在生产制程使用的65nm技术相比，如此的静态电流将会使采用的携带式装置的能量使用效率和电池寿命增加达一倍左右，未来的制程技术(32nm及以下的技术)还将进一步大幅提高此比例。由英飞凌研究员所测试的65nm电路包括超过3，000个主动式电晶体，许多结果均确认三度空间多重间极技术和当今的各种成熟技术一样的优异，但以相同的各种功能来说，所消耗的能量只有传统平面间极一半左右，在未来的技术世代来说，此优势将确信会愈来愈重要。目前为止，有关多重闸极结构的互补式金氧半导体专利甚多，此处不一一赘述，而关于三维闸极互补式金氧半导体的专利皆非三维的多重闸极结构。换言之，三维的多重闸极互补式金氧半导体结构显然是半导体产业未来发展的趋势。
发明内容
本发明的主要目的在于提供一种高驱动电流三维多重闸极晶体管及其制法，其不仅符合半导体产业未来朝三维、多重闸极结构发展的趋势；而且，全新的三维闸极结构相较于现有的N/PM0S的硅通道可具有更高的驱动电流流动性，实用价值甚佳。本发明的发明目的是通过下述技术方案予以实现的一种高驱动电流三维多重闸极晶体管，其特征在于包含一硅基底；一隔离层，形成于该硅基底表面；数个间极，垂直设置于该绝缘层表面；各间极分别包含一硅鳍片；一硅锗通道层， 形成于该硅鳍片外侧；一高介电常数间极介电层，形成于该硅锗通道层外侧；一保护层，经热处理，形成于该硅鳍片、硅锗通道层与高介电常数间极介电层顶端。所述隔离层系埋入氧化层。所述保护层采用氮化硅材质。还包含有一第一硬遮罩层，形成于所述保护层表面。所述各闸极与隔离层表面还形成有一金属闸极。一种高驱动电流三维多重闸极晶体管的制法，其特征在于至少包含有如下步骤a)提供一鳍式半场效电晶体结构，该鳍式半场效电晶体结构包含一硅基底、形成于硅基底表面的一隔离层及垂直设置于绝缘层表面的数个硅鳍片；b)沉积一保护层于硅鳍片顶端；c)于保护层表面沉积并蚀刻、图案化形成一第一硬遮罩层；d)进行热处理，使该各硅鳍片外侧壁分别形成一牺牲氧化层；e)移除该各牺牲氧化层；f)于该各硅鳍片外侧形成一硅锗通道层；g)于该各硅锗通道层外侧形成一高介电常数闸极介电层；h)沉积一闸极金属层于该各闸极与隔离层表面；i)将该闸极金属层蚀刻、图案化。所述步骤C)中，所述沉积的方式是利用化学气相沉积技术；所述蚀刻、图案化的方式是利用反应离子蚀刻机进行蚀刻、图案化至蚀刻终止层。所述步骤d)中，所述热处理的方式是热氧化处理，该牺牲氧化层为二氧化硅。所述步骤e)中，是利用稀释的氢氟酸或缓冲氧化层蚀刻剂移除所述各牺牲氧化层。所述步骤f)中，是以磊晶成长法于该各硅鳍片外侧形成硅锗通道层。本发明的有益效果是该高驱动电流三维多重间极晶体管及其制法，其不仅符合半导体产业未来朝三维、多重间极结构发展的趋势，而且，包含硅锗通道层及高介电常数闸极介电层的全新三维金属闸极结构相较于现有N/PM0S的硅通道可具有更高的驱动电流流动性，实用价值甚高。
图1为晶体管较佳实施例的剖面示意图；图2为晶体管较佳实施例的制作流程图；图3为晶体管较佳实施例制作流程的剖面示意图一；图4为晶体管较佳实施例制作流程的剖面示意图二 ；图5为晶体管较佳实施例制作流程的剖面示意图三；图6为晶体管较佳实施例制作流程的剖面示意图四。
具体实施例方式下面结合附图和实施例对本发明作进一步描述。首先，如图1所示，本发明一较佳实施例的高驱动电流三维多重闸极晶体管10，包含有一硅基底12、一隔离层13与数个闸极14。该隔离层13，埋入氧化层(Buried Oxide, BOX)，形成于该硅基底12表面，为一绝缘层，可降低寄生电容现象。该各闸极14，分别包含一硅鳍片(Si-fin) 22，垂直设置于该绝缘层14表面(以上属鳍状半场效电晶体结构)；一硅锗通道层(SiGeChannel)24，形成于该硅鳍片22外侧；一高介电常数(Hi-K)间极介电层26，形成于该硅锗通道层24外侧；一保护层28，经热处理 (Thermal treatment)的氮化硅(SiNx)材质，形成于该硅鳍片22、硅锗通道层24与高介电常数闸极介电层26顶端。此外，该高驱动电流三维多重闸极晶体管10还包含有一第一硬遮罩层15，该层为二氧化硅，蚀刻形成于该保护层28表面；一闸极金属层16，形成于各该闸极14与隔离层13 表面。如图2所示，该高驱动电流三维多重闸极晶体管10的制法如下第一步骤110，提供一鳍式半场效电晶体(FinFET)结构30 该鳍式半场效电晶体结构30包含一硅基底12、形成于该硅基底12表面的隔离层13及垂直设置于该绝缘层13 表面的数个硅鳍片22。参见图3。第二步骤120，沉积保护层28于硅鳍片22顶端；并且，该保护层28经过热处理。第三步骤130，于保护层28表面沉积并蚀刻、图案化形成第一硬遮罩层15 该沉积的方式是利用化学气相沉积技术(Chemical VaporDeposition, CVD)；该蚀刻、图案化的方式是利用反应离子蚀刻机(Reactive Ion Etcher, R. I. Ε.)进行蚀刻、图案化至蚀刻终止层 (Etch Stop Layer)0第四步骤140，进行热处理，使该各硅鳍片22外侧壁分别形成一牺牲氧化层31 该热处理的方式是热氧化处理；该牺牲氧化层31为二氧化硅。参见图4。第五步骤150，移除该各牺牲氧化层30 利用稀释的氢氟酸(Diluted HF, DHF)或缓冲氧化层蚀刻剂(HF+NH4F，Β0Ε)移除该各牺牲氧化层31，于硅鳍片22外侧形成凹陷部位32。参见图5。第六步骤160，于该各硅鳍片22外侧的凹陷部位32内形成一硅锗通道层24 以磊晶成长法(Epi-growth)于该各凹陷部位32形成硅锗通道层24。参见图6。第七步骤170，于该各硅锗通道层24外侧形成一高介电常数间极介电层26 利用
5原子沉积技术(Atomic Layer Deposition, ALD)或化学气相沉积(CVD)于各硅锗通道层24 外侧形成高介电常数间极介电层26。第八步骤180，沉积闸极金属层16于该各闸极14与隔离层13表面。第九步骤190，于该闸极金属层16表面蚀刻、图案化亦利用化学气相沉积技术及反应离子蚀刻技术进行蚀刻、图案化至蚀刻终止层。前述蚀刻终止层主要是用以控制蚀刻程度。以此，本发明该高驱动电流三维多重闸极晶体管10可至少获得以下特色该高驱动电流三维多重闸极晶体管10不仅符合半导体产业未来朝三维、多重闸极结构发展的趋势，而获得降低消耗功率、提升携带式装置的能量使用效率与电池寿命等效果。而且，高介电常数(Hi-K)/金属闸极将居于小于65nm的CMOS技术的主流。此外，各该硅锗通道层24相较于现有N/PM0S的硅通道具有相对高的驱动电流流动性，而各该闸极 14的保护层28可在制程中使用稀释氢氟酸或缓冲氧化层蚀刻剂移除牺牲氧化层30及闸极金属层蚀刻过程中保护硅鳍片22。由上可知，本发明所提供的高驱动电流三维多重闸极晶体管及其制法，其不仅符合半导体产业未来朝三维、多重间极结构发展的趋势，而且，包含硅锗通道层及高介电常数闸极介电层的全新三维金属闸极结构相较于现有N/PM0S的硅通道可具有更高的驱动电流流动性，实用价值甚高。
权利要求
1.一种高驱动电流三维多重间极晶体管，其特征在于包含一硅基底；一隔离层，形成于该硅基底表面；数个间极，垂直设置于该绝缘层表面；各间极分别包含一硅鳍片；一硅锗通道层，形成于该硅鳍片外侧；一高介电常数间极介电层，形成于该硅锗通道层外侧；一保护层，经热处理，形成于该硅鳍片、硅锗通道层与高介电常数间极介电层顶端。
2.如权利要求1所述的高驱动电流三维多重闸极晶体管，其特征在于所述隔离层系埋入氧化层。
3.如权利要求1所述的高驱动电流三维多重闸极晶体管，其特征在于所述保护层采用氮化硅材质。
4.如权利要求1所述的高驱动电流三维多重间极晶体管，其特征在于还包含有一第一硬遮罩层，形成于所述保护层表面。
5.如权利要求1所述的高驱动电流三维多重闸极晶体管，其特征在于所述各闸极与隔离层表面还形成有一金属闸极。
6.一种高驱动电流三维多重间极晶体管的制法，其特征在于至少包含有如下步骤a)提供一鳍式半场效电晶体结构，该鳍式半场效电晶体结构包含一硅基底、形成于硅基底表面的一隔离层及垂直设置于绝缘层表面的数个硅鳍片；b)沉积一保护层于硅鳍片顶端；c)于保护层表面沉积并蚀刻、图案化形成一第一硬遮罩层；d)进行热处理，使该各硅鳍片外侧壁分别形成一牺牲氧化层；e)移除该各牺牲氧化层；f)于该各硅鳍片外侧形成一硅锗通道层；g)于该各硅锗通道层外侧形成一高介电常数间极介电层；h)沉积一闸极金属层于该各闸极与隔离层表面；i)将该闸极金属层蚀刻、图案化。
7.如权利要求6所述高驱动电流三维多重间极晶体管的制法，其特征在于所述步骤c)中，所述沉积的方式是利用化学气相沉积技术；所述蚀刻、图案化的方式是利用反应离子蚀刻机进行蚀刻、图案化至蚀刻终止层。
8.如权利要求6所述高驱动电流三维多重间极晶体管的制法，其特征在于所述步骤d)中，所述热处理的方式是热氧化处理，该牺牲氧化层为二氧化硅。
9.如权利要求6所述高驱动电流三维多重间极晶体管的制法，其特征在于所述步骤e)中，是利用稀释的氢氟酸或缓冲氧化层蚀刻剂移除所述各牺牲氧化层。
10.如权利要求6所述高驱动电流三维多重闸极晶体管的制法，其特征在于所述步骤f)中，是以磊晶成长法于该各硅鳍片外侧形成硅锗通道层。
全文摘要
本发明提供一种高驱动电流三维多重闸极晶体管及其制法，该晶体管包含有硅基底；隔离层，形成于该硅基底表面；数个闸极，垂直设置于该绝缘层表面，分别包含硅鳍片，硅锗通道层，形成于该硅鳍片外侧，高介电常数闸极介电层，形成于该硅锗通道层外侧，保护层，是经热处理，形成于该硅鳍片、硅锗通道层与高介电常数闸极介电层顶端。该高驱动电流三维多重闸极晶体管及其制法，其不仅符合半导体产业未来朝三维、多重闸极结构发展的趋势，而且，包含硅锗通道层及高介电常数闸极介电层的全新三维金属闸极结构相较于现有N/PMOS的硅通道可具有更高的驱动电流流动性，实用价值甚高。
文档编号H01L21/28GK102222691SQ20101014546
公开日2011年10月19日 申请日期2010年4月13日 优先权日2010年4月13日
发明者廖文翔, 廖昱基, 拾己寰, 王浩, 胡明哲, 顾豪爽 申请人:联合大学