电容型隔离电路的制作方法

专利名称：电容型隔离电路的制作方法
技术领域：
本发明涉及数字隔离器，具体来说，涉及为电压感应和栅极驱动器提供隔离的数 字隔离器。
背景技术：
在功率转换产品内，需要以较低的成本提供高隔离的高速度数字链路。功率转换 产品内的典型的数字链路需要每秒50-100兆位的速度。功率转换产品的输入端和输出端 之间的隔离需要在2，500-5, 000V范围之内。现有的用于提供高速度数字隔离链路的解决 方案集中于使用磁脉冲耦合器、磁性电阻耦合器、电容型耦合器、电感耦合器和光耦合器。现在请参看图1，显示了使用磁脉冲耦合器来隔离驱动器104和检测器106之间 的数字链路102的系统的一般方框图。驱动器104驻留在数字链路102的一端，并通过数 字链路102向驻留在数字链路的另一端的检测器106传输信息。在驱动器104和检测器 106之间有脉冲变压器108。脉冲变压器108在驱动器104和检测器106之间提供了以电 磁方式耦合的变压器。脉冲变压器108响应从驱动器提供的输入，生成脉冲输出，如图2所 示。来自驱动器104的输入包括两个脉冲202和204。每一个脉冲202、204都包括上升沿 206和下降沿208。响应上升沿206，脉冲变压器108的输出生成正脉冲210。脉冲的下降 沿208生成负脉冲212。参考图1和2显示的脉冲变压器电路存在许多缺陷。这些缺陷包 括启动，检测器106将不会知道来自驱动器的输入在什么点已经开始，是高还是低，直到检 测到第一边缘。另外，万一在脉冲变压器108的脉冲输出中产生任何错误，则检测器106将 难以确定何时返回到正常的状态，因为脉冲之间可能有较长的时间。现在请参看图3，显示了利用磁电阻耦合器的备选的采用现有技术的解决方案。磁电阻耦合器302包括电阻器304和联合变压器306。电阻器304具有响应电阻器周围的磁 通量而变化的阻抗值。变压器检测器306利用惠斯通电桥来检测电阻器的磁通量和确定的 传输的数据。图4中显示了驱动器404和检测器406之间的隔离的另一种方法。驱动器404和 检测器406在数字链路402的相对的两侧通过电容器408来隔离。电容器408以电容方式 将驱动器404和检测器406耦合在一起，以实现隔离的级别。利用电容耦合来隔离数字链 路的问题是，电容耦合没有提供共模抑制。某些隔离器设计所存在的另外的问题涉及从附近的正在发射的GSM、DCS和CDMA 移动电话接收到RF干扰。该问题是由以GHz频率充当偶极天线的应用印刷电路板所引起 的。这将导致在隔离器以RF频率存在大的共模信号。强烈需要用于最小化这些GHz频率 的大的共模信号的某种方式。如此，将非常需要用于在电源组件内提供对高速度数字链路的隔离的改善的方 法。

发明内容
如这里所说明和描述的本发明，在其一方面，包括一种具有电压隔离能力的集成 电路，包括用于从所述集成电路收发数据的多个通信信道。每一个所述通信信道都包括位 于所述集成电路的导电层的用于提供高电压隔离链路的电容型隔离电路。所述电容型隔离 电路跨所述电容型隔离电路中的第一链路和第二链路上的第一组电容器分配高电压隔离 信号的第一部分，并跨所述电容型隔离电路中的所述第一链路和所述第二链路中的第二组 电容器分配所述高电压隔离信号的第二部分。在所述多个通信信道中的每一个通信信道上 的差分信号接收器接收所述第一链路和所述第二链路上的数据。在所述多个通信信道中的 每一个通信信道上的差分信号发射器，在所述第一链路上以第一相位和第二相位中选择的 一个相位传输所述数据，以及在所述第二链路上以所述第一相位和所述第二相位中选择的 一个相位传输所述数据。所述第二相位与所述第一相位有180度的相位差。每一个所述差 分信号发射器都控制所述第一链路和所述第二链路中的每一个链路上的所述第一相位和 所述第二相位的选择，以便只有一个同相位从相邻的通信信道被交叉耦合到选择的通信信 道上。


为比较完整地理解本发明以及其优点，将参考下面的与附图一起进行的描述，其 中图1显示了采用现有技术的磁脉冲耦合器隔离器的方框图；图2显示了图1的采用现有技术的磁脉冲变压器的输入和输出信号；图3显示了采用现有技术的磁阻耦合器；图4显示了采用现有技术的电容型耦合器；图5显示了包括隔离电路的开关电源；图6显示了本发明的电容型隔离链路；图6a显示了用于使用调频来提供电容型隔离链路的电路的示意方框图7显示了用于使用调幅来提供电容型隔离链路的电路的示意图；图8显示了图7的电容型隔离链路的发射端存在的波形；图8a显示了图8的波形的发射端的放大视图；图9显示了图7的电容型隔离链路的接收端存在的波形；图10显示了其中一个电容型隔离链路的模型；图11显示了跨电容器隔离链路内包括的每一个电容器的电压以及跨整个电容型 隔离链路的电压；图12a是用于提供多个隔离链路通道的电容型隔离链路的一端的芯片内包括的 电路的方框图；图12b是振荡电路的示意图；图12c是图17的逻辑电路的方框图；图13显示了包括了用于提供四个隔离的数字数据链路的四个分离通道的单个封 装内的一对芯片；图14a显示了芯片封装内的电容型隔离链路；图14b显示了接合线的侧视图；图15显示了包括两个小片的单个封装中的集成电容型隔离链路；图15a显示了具有数字输入和数字输出的单个封装中的集成电容型隔离链路；图15b显示了包括数字数字输入/输出和模拟输入/输出的单个封装中的集成电 容型隔离链路；图15c显示了包括数字模拟输入/输出和模拟输入/输出的单个封装中的集成电 容型隔离链路；图16a显示了与微控制器集成的电容型隔离链路；图16b显示了与互连到提供模拟输入和模拟输出两者的第二芯片的微控制器集 成的电容型隔离链路；图17显示了集成电路中的电容器的一个极板的结构；图18显示了集成电路中的电容器的第二极板的结构；图19a显示了带有集成电路的电容器结构的侧视图；图19b显示了水平电容器结构的侧视图；图20显示了集成电路中的电容器隔离器链路的侧视图；图21显示了包括电容型隔离链路的芯片；图22a显示了多个相邻的隔离器链路；图22b显示了在相邻的隔离链路之间使用相位控制来校正相邻通道交叉耦合的 方式；图22c显示了用于在相邻通道之间清除交叉耦合的虚设线的使用；图22d显示了两个小片之间的接合线的布局；图23显示了将接合线直接连接到电容极板而不是通过使用接合区进行连接的方 式；图24显示了用于通过发射与接收端之间的电容型隔离层来控制通信的方式；图25a和25b是电容型隔离链路的发射器电路的示意图26显示了具有一致的导通电阻的接收器端开关的示意图；图27显示了用于降低接收器端开关内的有效电容的电阻器的使用；图28是接收器电路的功能方框图；图29是一级接收器电路的示意图；图30是二级接收器电路的示意图；图31是检测器电路的示意方框图；图31a是显示了图31的电路的操作的波形；以及图31b是显示了图31的电路的操作的第二波形。
具体实施例方式现在请参看附图，其中，在全部附图中，使用相同的附图标记来代表相同的元件， 显示和描述了电容型隔离电路的各种视图和实施例，还描述了其他可能的实施例。附图不 一定是按比例绘制的，在某些情况下，附图被放大和/或简化，只是为了说明。那些本领与 普通技术人员将基于可能的实施例的下列示例，认识到许多可能的应用和演变。现在请参看附图，具体来说，请参看图5，该图显示了利用电容型隔离链路的 DC-DC开关电源的方框图。开关电源利用多个被打开和关闭的开关，以切换感应器与负荷 之间的输入DC电压，位于不同的DC电压电平的输出电压。通过以特定方式切换通过感应 器连接到负荷的电流，可以向负荷提供与输入DC电压不同的电压电平的DC输出电压。通 常利用某种控制电路来进行受控的切换。此控制电路可以是由多个模拟分离器件构成的模 拟控制电路，或者，也可以是数字电路。在数字控制电路中，利用了数字信号处理器(DSP) 和微控制器单元(MCU)。DSP控制开关的占空比和相对时间关系，以便到控制向负荷的电源 输送的各个晶体管开关的每一个控制脉冲的边缘是变化的。为了在数字域中执行此操作， DSP必须执行大量的计算，需要生成大量的代码，以支持特定电源拓扑、操作频率、组件特征 和性能要求。例如，感应器大小随着PWM频率的增大而缩小，空载时间随着晶体管断开时间 的延长而增加，等等。虽然DSP可以处理调节任务，但是，任务相当复杂，并且代价大，电源 应用程序中的代码更改也是困难的。请进一步参看图5，电源包括初级开关组502，该组可以接收节点504上的输入电 压，这是DC电压，并在节点506上接地。初级开关组502通过变压器508连接到次级开关 组510。次级开关组510可以驱动连接到负荷514的一个端子的输入电压节点512，次级开 关组510还在节点516上具有接地线，负荷514位于节点512和节点516之间。两个开关 组502和510可以响应与初级开关组502关联的控制总线518上的各种脉冲输入和与次级 开关组510关联的控制总线526上的各种脉冲输入，来进行操作。提供了数字控制电路524，用于控制初级开关组502和次级开关组510的操作。节 点504和506上的电压作为输入提供到数字控制电路524，用于感应初级端的电压和电流， 数字控制电路524在总线518上生成用于控制初级开关组502的信息。控制电路524必须 与次级开关组510绝缘，因为它们之间可能会有较大的DC电压差。通过诸如下面将讨论的 电容型隔离电路之类的电容型隔离电路528，驱动总线526，以驱动总线520，即可做到这一 点。类似地，控制电路524可以通过读出线530 (也通过电容型隔离电路532连接到数字控 制电路524)，感应输出节点512上的电压和电流电平。数字控制电路524还与总线536交接，以接收外部控制/配置信息。这可以利用诸如SMB串行数据总线之类的串行数据总线 来进行。现在请参看图6，该图显示了本发明的电容型隔离链路。本发明的电容型隔离链路 600是通过在两个电流隔离的芯片或小片中为单个通道实现方式集成链路的一部分来实现 的，其中在两个电流隔离的芯片或小片之间要求具有电压隔离的高速率数据链路。每一个 芯片602都包括一对电容器604和605，和发射与接收电路606，用于在芯片之间提供电容 型隔离链路600。电容器可以包括垂直、水平或手指电容器。或者，芯片602可以只包括带 有配对的芯片的发射电路或接收电路，包括对应的接收器或发射器。在电容型隔离链路的 一端的发射/接收电路606内生成RF信号，利用通过每一个芯片中的电容器604和605的 连接和它们之间的电容耦合，在芯片602之间发射RF信号。一旦在接收端接收到了 RF信号，发射和接收电路606从第一芯片检测发射中包含 的数据，并相应地利用数据。尽管对于图6的描述只显示了每一个芯片602内的电容器604 和605和发射和接收电路606，但是，还可以在芯片602上实现另外的电路，用于执行与通 过电容型隔离链路600传输的数据关联的处理功能。通过电容型隔离链路600传输的数据 可以使用调频技术或调幅技术来进行发射。在下面参考图7所讨论的本发明的优选实施例 中，使用AM调制来发射数据。这也可以被称为“开/关键控调制”。在操作中，每一个发射/接收电路606都在发射或者接收模式下操作。在发射模 式下，在数字总线603上接收到的数字数据串行地从其中一个发射/接收电路606发射到 另一个小片602上的另一个。这通过跨电容器604和605地驱动信号来完成，以便跨电容 器地连接能量。这将使得能量在将电容器604和605耦合在一起的传输线路607上传输。 coupl电容器604和605的第一端与输入信号关联，与其关联的能量跨由电容器所产生的高 电压隔离边界，耦合到传输线路607上。如下文所描述的，利用常规处理技术，以及与发射/ 接收电路共享的可用的导电层，在集成电路上制造发射/接收电路606和电容器604和605 两者。将会有与跨电容器的耦合系数关联的损失，以致于可以从发射/接收电路606提供 到传输线路607的能量的量会降低，更进一步，在某些频率会比其他频率有更大的损失。现在请参看图6a，显示了利用调频并通过电容型隔离链路600在一对芯片之间传 输数据的开关电源的替代实施例。参考图6a的描述只是作为用于创建RF隔离链路的FM 电路的一个潜在实施例的说明提供的，本领域技术人员将认识到可能会有很多另外的实施 例。在数据总线610将数据输入到曼彻斯特编码电路612，这是一种常规数据编码电路。还 向曼彻斯特编码电路612输入时钟信号。还将时钟信号输入到电压控制振荡器614。数据 从曼彻斯特编码电路612输出，并施加于除法电路616。除法电路616的第二输入端连接到 电压控制振荡器614的输出端。除法电路616的输出端连接到电压控制振荡器614的第二 输入端，以允许利用曼彻斯特编码电路616对其进行调制。电压控制振荡器614将代表总 线610上的接收到的数据的调频信号输出到差分驱动618。FM调制信号通过电容器622传 输到传输线路624上，传输线路624通过第一和第二芯片之间的接口 626，第一和第二芯片 在第一和第二小片上彼此被电压隔离。接收到的数据信号由第二对电容器628以电容方式耦合到接收器电路。接收到的 信号通过差分信号接收器630，差分信号接收器630的输出被施加于“除以N”电路632和 甄别电路634。“除以N”电路632的输出被施加于PFD(相位/频率检测器)电路636的输入端。由第二“除以N”电路638(其输入端连接到电压控制振荡器640的输出端)向PFD 电路636提供第二输入。电压控制振荡器640的输入端连接到PFD电路636的输出端。电 压控制振荡器640的输出端连接到甄别器634的第二输入端，这是对数据时钟锁相的锁相 输出端。甄别电路634响应电压控制振荡器640和限制器630的输出端，确定接收到的信 号内包含的数据。此数据被提供到其时钟输入端连接到“除以N”电路638的输出端。接收 器的数据输出从锁存电路642提供出去。还可以使用诸如相移、开/关键控调制之类的其 他类型的调制。现在请参看图7，显示了本发明的电容型隔离链路600的所说明的实施例，其中， 使用开/关键控调幅来通过链路进行数据传输。电容型隔离链路600包括发射器电路702 和接收器电路704 (差分信号接收器)。发射器电路702包括一对NAND门705 (差分驱动) 和706，第一输入端被连接，以接收要通过电容型隔离链路传输的数据，第二输入端被连接， 以接收RF载波信号(1.0GHz)。值得注意的是，除RF信号之外，还可以使用其他类型的 AC (交流)信号来进行传输。施加于NAND门706的RF载波信号首先经过移相器703，该移 相器703将RF载波相移180度。每一个NAND门705和706的输出端都分别连接到倒相器 708和710的输入端。每一个倒相器708和710的输出端都分别连接到节点712和714的 输入端。倒相器716的输入端连接到节点714，其输出端连接到节点712。第二倒相器718 的输入端连接到节点712，其输出端连接到节点714。第一传输门720的输入端连接到节点 712，其输出端连接到节点722。第二传输门724的输入端连接到节点714，其输出端连接到 节点726。在节点722和节点730之间连接了电阻器728。在节点726和节点734之间连 接了第二电阻器732。节点730与第一隔离电容器736连接在一起，而节点734与第二隔离 电容器738连接在一起。当差分驱动电路正在通过电容型隔离链路传输数据时，传输门720 和724被启用。RF传输信号被连续地施加于NAND门705和706的一个输入端。当在NAND 门705和706的另一输入端也传输1比特时，通过电容型隔离链路的每一个传输线路，传输 RF信号，TX-线路上的RF信号与TX+线路上的RF信号有180度的相位差。当0比特被施 加于NAND门705和706的输入端时，没有RF信号通过电容型链路进行传输。电容器736和738跨隔离阻障740连接在一起。如下面更全面地描述的，隔离阻 障可以位于不同的芯片之间，或位于单个芯片上的不同的小片之间，以提供电流隔离。电容 器736和738跨隔离阻障分别与隔离电容器742和744进行连接。电容器742和744与接 收器电路704关联。电容器742在节点746处与接收器电路进行连接。电容器744在节 点748处与接收器电路进行连接。接收器电路包括差分信号接收器，其中包括偏压和瞬变 共模箝位电路750，用于防止接收器节点浮动，并限制到接收器的输入共模电压超出保护接 收器放大器752的接收器的操作范围。接收器放大器752检测接收到的信号。偏压和瞬变 箝位电路750包括在VDD和节点746之间连接了源极/漏极通路的P型沟道晶体管754。N 型沟道晶体管756在节点746和节点758之间连接了其漏极/源极通路。P型沟道晶体管 760在节点758和地线之间连接了其漏极/源极通路。在节点746和节点764之间连接了 电阻器762。每一个晶体管754和756的栅极都连接到节点764。晶体管760的栅极与晶 体管766的栅极进行连接，而晶体管766又连接到提供偏压BIAS1的电路(未显示)。晶体 管768是在VDD和节点748之间连接了其源极/漏极通路的P型沟道晶体管。N型沟道晶 体管770在节点748和节点772之间连接了其漏极/源极通路。其栅极与晶体管760相连接的P型沟道晶体管在节点772和地线之间连接了其源极/漏极通路。每一个晶体管770 和756的栅极都连接到节点764。在节点748和节点764之间连接了电阻器774。偏压和 瞬变共模箝位电路750使接收输入节点箝位，防止它在没有施加RF信号时浮动，并使到接 收器的输入电压箝位。接收器放大器752分别在节点746和748与隔离电容器互连。这些节点与N型沟 道晶体管776和778的栅极连接在一起。在节点780和781之间连接了晶体管776。晶体管 778在节点782和节点781之间连接了其漏极/源极通路。晶体管783在节点781和地线 之间连接了其漏极/源极通路。晶体管783的栅极连接到提供偏压BIAS2的偏压电路(未 显示)。P型沟道晶体管在VDD和节点780之间连接了其源极/漏极通路。晶体管785在VDD 和节点782之间连接了其源极/漏极通路。在晶体管784的栅极和节点780之间连接了电 阻器786。在晶体管785的栅极和节点782之间连接了电阻器788。在节点780和782中 的任何一个节点可以检测到通过电容型链路的接收信号，接收到的信号彼此偏离180度。现在请参看图8、8a和9，显示了在电容型隔离链路600的传输端(图8和8a)和 电容型隔离链路的接收端(图9)提供的波形和数据。在图8中所显示的传输端，数据800 是作为一比特(高)或者零比特(低)传输的。在802和804显示了一比特脉冲。在808 和810显示了零比特脉冲。通过波形812说明了提供到电容型链路的传输数据。传输数据 波形代表1GHz RF载波信号。当正在传输逻辑“1”数据比特并且数据信号是高时，在传输 数据输出端提供了 RF载波的存在。RF载波信号可以是任何频率。通过利用不同的频率， 可以利用较低的频率，提供较低功率的电路。当正在传输逻辑“0”比特时，在传输数据输出 端，信号几乎是零。如此，通过存在或者不存在RF载波信号，指出是在传输逻辑“1”比特还 是逻辑“0”比特。图8a显示了在电容型链路600的每一个传输线路上传输波形812的方式。第一 RF信号820包括在电容型链路的TX+线路上从差分驱动传输的信息。波形822包括TX-线 路上的与信号820有180度相位差的RF信号的反向格式。图9显示了与接收器704关联的波形。在点902和904表示了逻辑“1”比特的接 收到的数据，指出了从电容型隔离链路600的发射器702发射的两个1GHz RF载波脉冲。接 收到的脉冲被放大器752放大，以便脉冲通过放大的波形脉冲906、910和908来表示。当 没有检测到RF载波信号(表示逻辑“0”)时，在点910和912，检测器数据输出上升到VDD。 当检测到RF载波信号，检测器706的输出开始在点906和908处变化，表示逻辑“ 1”，这是 晶体管776和778中的NM0S电流升高的结果。现在请参看图10，显示了电容器716、720、722和726的模型。电容器1102代表在 节点1104和地线之间连接的165fF电容器。电容器1106代表在节点1108和地线之间连 接的53fF电容器。节点1104和节点1108之间的连接通过88fF电容器1110来表示。通过使用上文所描述的RF隔离链路600，可以实现最多5，000伏特的电压隔离，对 于每一端是2，500伏特。如此，如图11所示，RF隔离电路602可以在第一芯片602a和第 二芯片602b之间提供5，000伏特的隔离。尽管芯片602a的输入端子之间的电压将是零伏 特，而芯片602b的输入端子之间的电压也将是零伏特，但是，两个芯片之间的总电压差可 以是5，000伏特，跨与到每一个芯片602上的电容型隔离电路的接口关联的每一个电容器 的电压差为2，500伏特。
现在请参看图12a，显示了包括本发明的电容型隔离链路的单个芯片602的接口 的结构的方框图，其包括多个通道1402的一部分。每一个通道1402都包括一对电容器1406 和1407，和参考图7所描述的发射和/或接收电路。在电容型隔离器的接口 1404处可以输 入或者接收数据。每一个通道1402都与接合区驱动器1408互连起来，接合区驱动器1408 通过通道1402驱动传输的数据，以便通过接口 1404输出，或者将接收到的数据驱动到芯片 602的关联的接合区。在芯片602上由对各种控制线1412提供控制的逻辑电路1410来控 制通过特定通道1402a传输或者接收数据的方式。逻辑控制1410控制是否用于通道来传 输或或接收的方式是通过输入接合区选项1414来进行设置的。如此，在此实施例中，当接 合区相应地被配置为发射器时，数据作为逻辑“ 1，，或者逻辑“0”被接收，且关联的电容型隔 离器被驱动(或者不被驱动)。对于在关联的电容型隔离器上接收到的数据，当被配置为接 收数据时，接合区的输出是高或低。共同的振荡电路1430也与接口的所有通道关联。在芯片内提供了带隙生成器 1420，它连接到VDD，以向调节器电路1422提供带隙参考电压。尽管参考图12a的描述只显 示了单个电压调节器1422，但是，值得注意的是，单独的电压调节器1422将与接口的每一 个通道关联，用于防止噪声。电压调节器1422包括放大器1424，放大器1424有一个输入端 连接到带隙生成器1420的输出端。放大器1424的输出端连接到晶体管1426的栅极。在 VDD和节点1427之间连接了晶体管1426的漏极-源极通路。节点1427也连接到差分放大 器1424的第二输入端。在节点1422和地线之间连接了电容器1428。每一个通道1402a、 1402b、1402c和1402d都具有与其关联的调节器1422。振荡电路1430连接到节点1427。图12b显示了图12a的振荡电路1430。输出端1435连接到晶体管1436和晶体管 1438之间的节点1437。在VDD和节点1437之间连接了晶体管1436的漏极-源极通路。在 节点1437和地线之间连接了晶体管1438的漏极-源极通路。晶体管1436和1438的栅极 通过节点1439彼此连接在一起。晶体管1440的栅极接地，在VDD和晶体管1440的栅极之 间连接了其漏极-源极通路。节点1439还互连了晶体管1442和晶体管1444。在VDD和节 点1439之间连接了晶体管1442的漏极-源极通路。在节点1439和地线之间连接了晶体 管1444的漏极-源极通路。晶体管1442和1444的栅极通过节点1445彼此互连起来。在 节点1445和地线之间连接了电容器1446。节点1445连接到线圈1450的第一端子。线圈 1450的第二端子通过节点1460与电路互连。晶体管1452和1454通过节点1445互连在一 起。在VDD和节点1445之间连接了晶体管1452的漏极-源极通路。在节点1445和地线之 间连接了晶体管1454的漏极-源极通路。晶体管1452和1454两者的栅极都连接到节点 1460。晶体管1458和1456通过节点1460互连在一起。在VDD和节点1460之间连接了晶 体管1458的漏极-源极通路。在节点1460和地线之间连接了晶体管1456的漏极-源极 通路。晶体管1458和1456两者的栅极都连接到节点1445。在节点1460和地线之间连接 7电容器1462。晶体管1464和1466的栅极也连接到节点1460。在VDD和节点1465之间 连接了晶体管1464的漏极_源极通道，而在节点1465和地线之间连接了晶体管1466的漏 极-源极通道。因此，此振荡器包括常规感容振荡器。现在请参看图12c，显示了可以集成在逻辑电路1410内的电路的一个实施例。在 此实施例中，逻辑电路1410包括解码器1432。解码器总共具有三个接合区输入端BO、B1 和B2，用于接收正在实现的芯片的版本的指示。解码器的输出端1434是到适当的通道的输入，以便通道可以配置为传输或者接收模式。现在还请参看图13，显示了可以使用图7中所描述的单芯片设计来简化包括四个 单独的以电容方式隔离的通道的整个电容型隔离电路的方式。第一芯片1502被颠倒，以便 第一芯片1502和第二芯片1504之间的输出通道1402也是仅仅被颠倒。如此，当从芯片1 的顶部向下查看芯片1502时，通道1位于顶部，通道2是第二个，通道3是第三个，通道4 是最后一个。对于第二芯片1504，通道是相反的方向，通道1在底部开始，通道4位于顶部。 芯片1502和芯片1504的物理设计是相同的。芯片1504仅仅被颠倒，以简化如下面所描述 的芯片的三个版本。可以利用解码器电路1432，为包含第一芯片1502和第二芯片1504的 封装的逻辑电路1410的输入，选择三个不同的接合选项版本。现在请参看表1，显示了第一 芯片1502和第二芯片1504两者的操作的三个单独的版本，以及在关联的版本中通道是否 包括发射或接收通道的指示。 表 1可以看出，关联的芯片1502和1504通道相对应，以便当一个芯片上的通道正在传 输或接收时，另一芯片上的对应的通道执行相反的操作。现在请参看图14a，显示了芯片封装内的电容型隔离链路600。如前面在图15中 所讨论的，显示了通过四个分离的通道604互连在一起的芯片1602a和1602b。每一个通 道604都通过互连了每一个芯片1602a和1602b内的电容器(未显示)的两个接合线来表 示。每一个芯片1602a和1602b还通过向其他电子线路提供连接的连接线路1542，连接到 封装内的各种接合区1504。图14a的实施例被称为“分离引线框架”封装。这是利用其一端的引线框架1550 和其另一端的引线框架1552来实现的。引线框架1550与端子1554交接，而引线框架1550 与端子1556交接。在制造过程中，没有彼此电连接的引线框架1550和1556，分别为芯片 602a和602b提供支撑。当芯片602a和602b被接合到引线框架的它们的相应的部分时，它 们被接合到适当的端子1554和1556，接合线604位于它们之间。整个封装被封闭在常规的 封套内。如此，每一个接合线604都包括位于两个芯片之间的高频率传输线路，每一个变压 器都与提供“双线”传输线路的两个接合线关联。
现在请参看图14b，显示了其中一个接合线604的侧视图。可以看出，与小片602a 关联的衬底上有接合区1560，小片602b上有接合区1562。接合线604通过利用常规的接合 方式在一端被接合到接合区1516，还在小片602b上被接合到接合区1562。接合线604的 长度是1.0GHz频率时的波长的几分之一。然而，它在本质上是电感的，将具有分布电感和 与此关联的电容。如此，接合线的传输特征会影响两个小片602a和602b之间的信息传输。 如上文所指出的，到每一个接合区1560的输入阻抗在500欧姆的范围内。如此，为实现理 想的信息传输，除只是构成双线传输线路的接合线604之外，还可能需要某种匹配电路，虽 然这里没有阐述。现在请参看图15，显示了表示为电容型隔离电路1602的电容型隔离链路600集 成到单个封装1608内的两个单独的多功能小片1604和1606中的方式。电容型隔离电路 1602可以在两个单独的小片1604和1606上的组件之间提供隔离。诸如微控制器或其他电 子元件之类的另外的电路1610也可以与两个小片或其中一个关联。此另外的电路将通过 电容型隔离链路1602与另一个小片中的组件隔离。现在还请参看图15a，电容型隔离链路600集成到单个封装1608中的两个单独的 小片1604和1606上。可以使用包括收发器1612和电容器1614的隔离接口 1602来简单地 提供数字IN、数字OUT封装1608。在此实施例中，向第一收发器1612a施加数字输入1620。 或者，可以向连接到收发器1612a的数字电路施加数字输入1620。隔离电路以上文所描述 的方式进行操作，从收发器1612b或关联的数字电路，提供第二数字输出1622。现在请参看图15b，不是只提供数字输入/数字输出电路，实现了上文所描述的电 容型隔离电路的包括第一和第二小片1604、1606的单个封装1608，可以提供带有数字输入 /输出和模拟输入/输出的电路。在此情况下，数字输入/输出1924将与第一小片1604的 收发器1612a或数字电路进行连接。第一小片1604通过所描述的电容型隔离链路，与第二 小片1606耦合，而收发器1612b通过数据转换器(取决于方向，ADC 1614 (模数转换器)或 DAC 1616 (数模转换器))耦合到模拟输入/模拟输出1626。现在请参看图15c，实现了上文所描述的RF隔离电路的包括第一和第二小片 1604,1606的单个封装1908，可以提供在一端带有模拟输入/输出而在另一端带有模拟输 入/输出的电路。在此情况下，模拟输入/输出端1640将连接到A-D转换器1642和D-A转 换器1644，然后，连接到第一小片1604的收发器1612a或数字电路。第一小片1604通过所 描述的RF隔离链路，与第二小片1606耦合，收发器1612b通过A-D转换器1648和D-A转 换器1650，耦合到模拟输入/输出端1646。如此，模拟信号可以跨单个封装1608在任何一 个方向传输。现在请参看图16a，显示了包括上文所描述的电容型隔离链路的一部分的芯片 1702。芯片2002包括电容型链路1704和电容型隔离链路600的发射和接收电路1706。电 容型隔离链路600包括收发器1706，电容型链路1704通过数字输入/输出1710与微控制 器单元1708集成。存储器1712存储了微控制器单元1708需要的操作指令和数据。芯片 1702将能够与第二芯片互连，第二芯片包括了接口，该接口由类似于芯片1702内包括的电 容型链路和收发器的电容型链路1704和收发器1706构成。通过互连到这样的芯片，微控 制器1708和互连的芯片将通过它们之间的完整的电容型隔离链路，彼此进行电压隔离。发射和接收电路1706是集成电路的I/O接口的一部分。提供图17中所显示的集成电路的完全功能的一种集成电路是由Silabs，Inc.制造的C8051FXXX型的常规微控制器 单元。此芯片通过MCU 1708、到模拟域的接口和到数字域的接口，提供了单板处理。此集成 电路还具有配置各种输出的能力，如此，可以在串行接口提供数字输出，用于驱动发射/接 收电路1706或从其中接收串行数据。除各种模拟-数字数据转换器或数字-模拟数据转换器之外，制造MCU 1708、存储 器2012和数字I/O 1710的过程相当复杂。如此，发射和接收电路1706和电容型链路1704 必须与该过程兼容而不是使该过程与电容型链路兼容。如下文所描述的，有多个被用来制 造与集成电路的制造关联的各种互连的金属层。通过利用已经存在于制造过程中的各种金 属层，可以制造电容型链路1704的两端，并且彼此之间具有充分的隔离，以提供适当的过 电压保护。图16b中显示了这种情况的一个示例，其中，包括电容型隔离链路(由电容器1704 和收发器1706构成)的芯片1702通过数字输入/输出1710与微控制器单元1708集成。 MCU 1708还包括关联的存储器1712。在此情况下，由电容器1704和收发器1706构成的电 容型隔离链路的第一部分与由电容器1714和收发器1716构成的电容型隔离链路的第二部 分互连起来。在此情况下，包括电容型隔离链路的第二部分的芯片1718包括数字-模拟转 换器1720和模拟-数字转换器1722，用于将电容型隔离链路的收发器1716的数字输出转 换为模拟输出，以及用于将接收到的模拟输入转换为数字输入。芯片1718允许在模拟输出 端1724输出模拟信号，在模拟输入端1726输入模拟信号。然后，可以由电路设计者以任何 所需的方式使用这些模拟信号。现在请参看图17、18、19a和19b，显示了在CMOS器件上整体地形成的电容型隔离 链路的电容器的结构。电容器的每一个极板作为包括了电容型隔离链路的芯片或小片中的 某一个的一部分被集成。请仔细地参看图17和18，显示了形成电容型链路内包括的电容器 的每一个极板的极板。在被称为“金属5”或“M5”层的芯片的第五金属层内形成第一极板 1822。极板1822与位于金属5层的接合区1824连接在一起。现在请参看图18，显示了电容型链路的电容器的第二极板的组件，其中，使用第二 极板1902来形成电容器的第二极板。极板1902位于被称为“金属2”或“M2”层的芯片的 第二金属层上。金属层是衬底的导电层。极板1902通过导电通道1906，互连到金属5层内 的极板1904。按类似的方式构建电容型隔离链路内包括的每一个电容器。现在请参看图19a，显示了包含参考图17和18所描述的电容器结构的芯片602的 侧视图。芯片602包括衬底层2002，该衬底层2002包含电容型隔离链路的收发器电路和 如前面所讨论的与电容型隔离链路集成的任何电子线路。金属1层2004驻留在衬底2002 上。在金属1层的顶部，是包含通过通道互连到金属5层2010中的端子1904(未显示)的 电容器极板902的金属2层。金属5层2010驻留在金属2层206上方。金属5层2010包 含电容器的其他部分，包括电容器的接合区1824和第二极板1822。金属1层2004被用来 主要提供到其余电路的互连。然而，过程使用所有5个金属层来进行各种互连。为进行过 电压保护，希望将由极板1902和1822表示的电容器的极板尽可能地分隔较远的距离；认识 到位于它们之间的材料是二氧化硅，一种电介质。在备选实施例中，可以将极板1822置于 接合区1824的下面，或者，备选的极板1822可以既充当电容器的极板，又充当接合区1824。图19b显示了水平电容器的侧视图。水平电容器由第一极板2020和第二极板2022构成，它们两者都位于集成电路的同一层2040上。这种电容器也可以用于电容型隔离链路 中。或者，可以使用水平和垂直电容器的组合(图19a)。现在请参看图20，显示了电容型隔离链路内的各种电容器的侧视图。电容器包括 金属5层2012内的第一极板2010和金属2层2016内的第二极板2014。第一极板2010和 第二极板2014通过介电层2020分隔。与电容型隔离连接的一端关联的每一对电容器都可 以位于同一小片上，或位于被线路2122分隔的单独的小片上。不论是哪一种情况，跨串联 的每一对电容器的集合的击穿电压跨串联成对的每一电容器被分割。如此，对于5，000伏 特的总电压，跨每一个电容器将分配总共2，500伏特的电压。现在请参看图21，显示了包括根据该本发明的电容型隔离链路的芯片602。芯片 602的区域将被分成至少两个部分。第一部分2102将包含用于提供电容器的电路，用于以 电磁方式与另一个芯片上的电容器耦合，以在芯片之间提供电压隔离链路。芯片的其余电 子线路将位于单独的区域2104，并将包括与电容器关联的电压隔离链路的发射器和接收器 电路，以及将与电压隔离链路集成的任何电子线路，如微控制器或其他电子器件类型。对于 另外的数据通路的多个电压隔离链路，情形是重复的。下面参考图22-31进行的描述提供了电容型隔离器的另一种实施例的说明。现 在请参看图22a，显示了电容型隔离电路的三种。每一个通道2202都包括差分信号发射器 2204和差分信号接收器2206。每一发射器2204都通过包括这里所描述的电容型隔离链路 2208的一对线路与接收器2206连接在一起。每一个电容型隔离链路2208都包括两个单独 的线路2210和2212。当在隔离通道2202a上正在传输数据时，线路2210a和2212a上的信 号彼此之间将有180度的相位差。在2214处一般性地表示了线路2210a上的信号，在2216 处一般性地表示了线路2212a上的信息。类似地，如果在通道2202c上正在传输信息，则在 线路2210c和2212c上，信号彼此有180度的相位差。在2218处，一般性地表示了在线路 2210c上正在传输的信息，在2220处一般性地表示了在线路2212c上正在传输的信息。由于在电路内通道2202彼此紧相邻，因此，在电容型隔离链路内，交叉耦合是令 人顾虑的事。以前的用于改善交叉耦合的方法涉及增大电路的面积，以增大线路之间的间 隔，如此限制交叉耦合。然而，这样与限制电路的大小的愿望相反。不是增大电路的大小，可 以实现如图22b所描述的相位控制方案。如图22a所示，交叉耦合效应会将来自线路2212a 的信号耦合到线路2210b上，如在2222处一般性地显示的。类似地，线路2210c上的信号 2218作为信号2224被耦合到线路2212b上。这将从差分信号接收器2206b提供将具有两倍 于每一个线路2210b和2212c上的耦合信号的振幅的输出信号。如果当时在通道2202b上 无信号实际被传输，则耦合信号会在差分信号接收器2202d的输出端产生不需要的信号。 如果正在传输信号，则耦合信号将与实际正在被传输的信号产生干扰。如图22b所示，此问题可以通过控制在其上传输在差分信号发射器2204生成的相 位信号的线路来克服。如此，如图22b所示，差分信号发射器2204a分别发射如在每一个线 路2210a和2212a上所显示的信号2230和2232。线路2212a上的信号作为信号2234与 线路2210b耦合。类似地，在线路2210c上从差分信号发射器2204c传输信号2236，在线 路2212c上从差分信号发射器2204c传输信号2238。线路2210c与线路2212b耦合，信号 2236被耦合到线路2212b上。这会在线路2212b上提供耦合信号2240。当线路2210b和 2212b在差分信号接收器2206b上被相加在一起时，信号互相抵消，在通道2202上不生成实际未传输或者被耦合信号扭曲的接收信号。如此，通过控制从发射器2204a和2204c提供 的相位，相位可以如此确立，以便耦合到线路2210b和2212b上的信号将有效地互相抵消， 而不是在差分信号接收器2206b的输出端产生假的耦合信号。现在还请参看图22c，在备选实施例中，不是控制在线路2210和2212上从差分收 发器2204发射的信号的相位。在每一个隔离通道2202之间可以包括虚设线2250。如此， 不是线路2212将信号耦合到线路2210上，线路2210将信号耦合到线路2212上，而是线路 2210和2212各自与虚设线2250耦合，而虚设线2250连接到地线。这导致耦合信号被接 地，如此，不会影响相邻通道的操作。因此，可以消除相邻的隔离通道之间的交叉耦合的问 题，无需在设计电路时增大面积。对差分信号发射器和接收器的相位的控制和/或通过使 用接地虚设线，提供了可以保持电路的大小的解决方案。现在请参看图22d，其显示了两个单独的电流隔离的小片的布局。在图22d中，利 用附图标记2260和2262，显示了小片。每一个小片都有设置在小片一个边缘上的多个电容 器2264。电容器2264的大小被调整，使得以插件板上的振荡器的频率耦合RF能量，在此特 定实施例中，振荡器以大致700MHz的频率操作。由于这不是感应器，电容器不会充当带通 滤波器。然而，如下文所描述的，通常有分流电阻器，以便电容器和电阻器将充当高通滤波 器，以便电容器的值和电阻器的值确定频率响应的拐点频率。通过调整这些值，可以改变高 通滤波器的拐点频率。如上文所描述的，位于每一个小片2260和2262的边缘上的电容器2264的大小被 这样调整，以便提供适当的电容值，该电容值是中间层M5和M2之间的电介质的厚度的函 数。此外，它们还彼此相隔可能的最小距离，以最小化交叉耦合量。如上文所指出的，还可 以考虑信号的相位，以最小化交叉耦合。值得注意的是，如此显示电容器2264，以便这些电 容器的顶极板是可见的。顶极板将彼此耦合，以便在两个顶极板之间有串联电容，这两个极 板所提供的电容是顶极板上的侧壁表面积、位于它们之间的电介质和两者之间的距离的函 数。然而，电容将是电容器2264的两个相邻的顶极板之间的串联电容和从相邻的顶极板通 过关联的下极板(未显示)到地线的电容。当然，这取决于特定极板处于什么样的电压，有 多少信号从其中耦合。在任何情况下，都希望将电容器2264的顶极板尽可能地靠近。其后， 在对应的电容器2264和每一个小片2260和2262之间提供了接合线2266。如上文所指出 的，通过将两个小片2260和2262置于单独的引线框架2268和2270上，将这两个小片2260 和2262电流隔离，然后，将整个系统封装在常规的封装中。通过将电容器2264的顶点尽可 能地靠近，也意味着，接合线2266也将尽可能地靠近。这将导致在较小的封装中有较小的 小片尺寸，但是，产生交叉耦合的可能性也增大。这可以通过利用上文参考图22b所描述的 实施例来解决。现在请参看图23，显示了电容器的顶极板302与接合区合并以节省电容型隔离电 路上的区域的方式。芯片内电容器到接合区之间的连接始终导致在电路内产生信号丢失， 并需要较大的面积，以便装配在器件内。这导致在电路内有较高的功率要求。图23中所显 示的实现方式集成了电容器的接合区和顶极板2302之间的连接。电容器由顶极板2302构 成，顶极板2302包括在，例如，集成电路的金属5 (M5)层内。电容器的下极板2304包括在集 成电路的金属2 (M2)层内。不是产生需要信号线从金属5层顶极板2302延伸到接合区的接 合区，接合线2306直接与电容器的顶极板2302连接，而不是连接到接合区。为了实现这一点，接合线2306直接连接到诸如金属层6 (M6)之类的较高级别的金属层内的连接2308。此 较高级别的连接2308通过多个导电通道2310连接到金属5层上的电容器的顶极板2302。 此配置消除了在顶层电容器极板2302和集成电路上的接合区之间的有线连接中产生的信 号丢失。现在请参看图24，功能方框图显示了第一小片2402和第二小片2404之间的电容 型隔离链路。如上文所描述的，电容型隔离链路，由包括一对电容器2406的第一连接构成。 通过一对电容器2408，提供了第二连接。第一小片2402和第二小片2404中的每一个上的电 容器2406和2408都通过一对接合线2410连接。每一个小片都包括传输电路2412和接收 器电路2414。当在电容型隔离链路上发生传输时，一个小片上的发射器电路2412被启用， 而接收器2414被禁用。在另一个小片上，接收器电路2414被启用，而发射器电路2412被 禁用。当在另一个方向进行传输时，发射器和接收器的禁用和启用相反。发射器电路2412 包括差分放大器2416，用于从AM调制器2418接收响应数字输入和高频振荡器信号2420而 生成的已调制的AM信号。接收器电路2414包括差分信号接收器2422，用于向AM解调器 2424提供接收信号，以生成输出数据，然后，通过互阻抗放大器2426，将输出数据放大。在操作中，通过电容型链路从一个小片到另一个小片的传输路径，S卩，接合线 2410，构成高通滤波器。例如，来自发射器2413的传输路径，通过电容器对2408，再通过接 合线2410，驱动接收器2414。每一个接收器2414在到放大器的输入端都有开关，每一个接 收器都由高频放大器、解调器和互阻抗放大器构成。在接收过程中，差分信号接收器输入端 被接入与相应的差分输入端上的电容器2406和2408的接口，当特定小片处于发射模式时， 开关被断开。虽然未显示，在接收器上的每一个高频放大器的输入端，提供了分流到地线的 电阻器。提供此特定电阻器的目的是为了跨电流屏障构成高通滤波器。这被用来过滤掉由 于瞬变造成的任何谐波(无用信号)。与基于感应的RF链路相比，电容型链路隔离器没有 电感耦合固有的带宽属性。如此，与任何类型的大的瞬变关联的低频率谐波将被耦合到另 一端。通过选择串联电容的拐点频率和分流电阻器以及其相应的值，可以如此选择拐点频 率以便基本上滤去振荡器2420的基本频率以下的所有谐波(无用信号)。下面将比较详细 地描述这一点。现在请参看图25a和25b，显示了用于通过电容型隔离链路传输信息的差分信号 发射器的示意图。发射器在输入节点2504接收已调制信号。已调制信号经过第一发射器 分支2506和第二发射器分支2508，最终分别在输出节点2510和2512提供差分输出。分支 2506和2508提供彼此相隔180度传输的数据。分支2506和2508中的每一个的第一部分 都包括驱动电路2514，用于驱动输入数据已调制信号。上驱动电路包括晶体管2516，在VDD 和节点2518之间连接了其源极/漏极通路。在节点2518和地线之间连接了晶体管2520。 晶体管2516和2518中的每一个的栅极都连接到输入节点2504。在节点2504处提供了 RF 信号。由晶体管2522和晶体管2524组成的第二对晶体管的栅极连接到节点2518。在VDD 和节点2526之间连接了晶体管2522的漏极/源极通路。在节点2526和地线之间连接了 晶体管2524的漏极/源极通路。节点2526连接到晶体管2528和2530的栅极。晶体管2528在VDD和节点2532之 间连接了其源极/漏极通路。晶体管2530在节点2532和节点2534之间连接了其漏极/源 极通路。要由驱动电路2514传输的数据被施加于晶体管2536和2538。在VDD和节点2532之间与晶体管2528平行地连接了晶体管2536的源极/漏极通路。在节点2534和地线之 间连接了晶体管2538。要传输的数字数据值被施加在晶体管2536和晶体管2538中的每一 个的栅极。当逻辑“1”被施加于晶体管2536和2538的栅极时，这使被施加在节点2504的 调幅信号能在节点2532通过。驱动电路2514的下分支2508包括一对晶体管2540和2542，它们的栅极被连接， 以在节点2505接收调幅信号。晶体管2540的源极/漏极通路连接到节点2544和节点2546。 在节点2546和节点2548之间连接了晶体管2542的漏极/源极通路。晶体管2550在VDD 和节点2544之间连接了其源极/漏极通路。晶体管2550的栅极连接到地线。晶体管2552 在节点2548和地线之间连接了其漏极/源极通路，而晶体管2552的栅极连接到VDD。节点 2546连接到晶体管2554和2556的栅极。晶体管2554在VDD和节点2558之间连接了其源 极/漏极通路。晶体管2556在节点2558和节点2560之间连接了其漏极/源极通路。晶 体管2562在节点2560和地线之间连接了其漏极/源极通路，连接了其栅极，以接收传输数 据信息。晶体管2564在VDD和节点2558之间连接了其源极/漏极通路，也连接了其栅极， 以接收传输数据信号。上分支驱动2506和下分支驱动2508的输出进入发射/接收开关2566的偏压电 路。在上分支2506内，晶体管2568和2570的栅极连接到节点2532。在VDD和V+输出节点 2510之间连接了晶体管2568的源极/漏极通路。晶体管2570在V+相位输出节点2510和 节点2572之间连接了其漏极/源极通路。晶体管2574在节点2572和地线之间连接了其 漏极/源极通路。晶体管2574的栅极连接到晶体管2578和2580之间的节点2576。晶体 管2578在VDD和节点2576之间连接了其源极/漏极通路。晶体管2580在节点2576和节 点2582之间连接了其源极/漏极通路。节点2582连接到pwell 1。Pwell 1连接到晶体 管2574的本体。当发射器2574关闭时，节点2476处于同一电压pwell 1，使晶体管2574 的栅极连接到pwell 1 (晶体管2574的栅极和本体处于同一电压)，当有共模电流而没有关 闭晶体管2574时，晶体管2574的漏极比地线低2Vt。如果节点2582连接到地线，电压将只 是2 二极管，比地线低lVt，将限制接收器上的信号电平。晶体管2584在节点2586和地线 之间连接了其源极/漏极通路。电阻器2588连接在节点2590和节点2586之间，而电阻器 2592连接在节点2586和地线之间。晶体管2594的栅极被连接，以接收发射启用信号，在节点2510和节点2590之间 连接了其源极/漏极通路。晶体管2598在节点2586和地线之间连接了其漏极/源极通 路。晶体管2598的栅极连接到节点2599。节点2599也连接到晶体管2597的栅极。晶体 管2597在节点2510和地线之间连接了其漏极/源极通路。晶体管2595在节点2599和地 线之间连接了其漏极/源极通路。晶体管2595的栅极被连接，以接收发射启用信号。在节 点2599和地线之间还连接了晶体管2593。晶体管2593的栅极被连接，以接收“接收启用 信号”。在VDD和节点2599之间连接了一对晶体管2591和2589。晶体管2591在VDD和节 点2587之间连接了其源极/漏极通路。晶体管2591的栅极被连接，以接收发射启用信号。 晶体管2589在节点2587和节点2599之间连接了其源极/漏极通路。晶体管2589的栅极 被连接，以接收“接收启用信号”。发射器的下分支偏压电路和收发开关以与电路的上分支部分类似的方式进行配 置。在下分支2508内，晶体管2587和2585的栅极连接到节点2458。在VDD和V-输出节点2412之间连接了晶体管2587的源极/漏极通路。晶体管2585在V-相位输出节点2412 和节点2583之间连接了其漏极/源极通路。晶体管2581在节点2583和地线之间连接了 其漏极/源极通路。晶体管2581的栅极连接到晶体管2577和2575之间的节点2579。晶 体管2577在VDD和节点2579之间连接了其源极/漏极通路。晶体管2575在节点2579和 节点2573之间连接了其漏极/源极通路。节点2573连接到pwell2。Pwell2连接到晶体 管2581的本体。当发射器2581关闭时，节点2479处于同一电压pwell 2，使晶体管2581 的栅极连接到pwell 1(晶体管2581的栅极和本体处于同一电压)，当有共模电流并关掉晶 体管2581时，晶体管2581的漏极获得2 二极管，比地线低2Vt。如果2573连接到地线，电 路可以只获得2 二极管，比地线低lVt，将限制接收器上的信号电平。晶体管2571在节点 2569和地线之间连接了其漏极/源极通路。电阻器2567连接在节点2565和节点2569之 间，而电阻器2563连接在节点2569和地线之间。晶体管2561的栅极被连接，以接收发射启用信号，在节点2512和节点2565之间 连接了其漏极/源极通路。晶体管2559在节点2569和地线之间连接了其漏极/源极通 路。晶体管2559的栅极连接到节点2557。节点2557也连接到晶体管2555的栅极。晶体 管2555在节点2512和地线之间连接了其漏极/源极通路。晶体管2553在节点2557和地 线之间连接了其漏极/源极通路。晶体管2553的栅极被连接，以接收发射启用信号(tx_ en)。在节点2557和地线之间还连接了晶体管2551。晶体管2551的栅极被连接，以接收 “接收启用信号”(rX_en)。在VDD和节点2557之间连接了一对晶体管2549和2547。晶体 管2549在VDD和节点2544之间连接了其源极/漏极通路。晶体管2549的栅极被连接，以 接收发射启用信号。晶体管2547在节点2545和节点2557之间连接了其源极/漏极通路。 晶体管2547的栅极被连接，以接收“接收启用信号”。当发射器被启用，发射启用信号处于逻辑“高”电平，接收启用信号处于逻辑“低” 电平时，发射器被启用，Pwell 1节点2582和Pwell2节点2573接地。这导致开关2574被 打开。在接收模式下，开关2574被关闭，Pwell连接到晶体管2584的栅极。当V+节点2410 由于晶体管2474和周围的电路的对称结构而在高于地电位和低于地电位两个二极管压降 之间摆动时，则允许两个二极管压降。现在请参看图26，显示了用于连接和断开差分信号接收器2604的接收器端开关 电路。接收器开关电路2602包括其漏极/源极通路连接在输入节点2608和节点2610之间 的晶体管2606。电容器2612连接在节点2614和节点2610之间。晶体管2606的栅极连接 到节点2614。电阻器2616连接在晶体管2618漏极和节点2614之间。晶体管2618在2. 5 伏特电压源和电阻器2616之间具有其源极/漏极连接。晶体管2618的栅极连接到发射接 收启用节点2620。晶体管2622的栅极连接到节点2620，在节点2614和地线之间连接了其 漏极/源极通路。节点2620接收发射或接收启用信号。逻辑“1”电平表示发射模式，而逻 辑“0”表示接收模式。然后，接收器2604可以被晶体管2606连接或断开连接。当在输入 端2608出现大的瞬变时，晶体管2606的栅电压与晶体管2606的源电压一起摆动。如此， 在发生大的共模瞬变期间，晶体管开关2606的栅极到源的电压，以及因此的导通电阻相对 恒定并且较低。开关2606的较低的并且恒定的导通电阻最小化了共模到差模调制。否则， 共模干扰可以调制差模信号，并降低接收器2604的信噪比。现在请参看图27，显示了通过使Nwell对于高频率交流信号浮动，大大地降低电容器2612的有效电容的方式。如下面所讨论的，第一级放大器，在输入端子处需要浮动 Pwell,以改善共模抑制。然而，pwell到深的Nwell电容通常是深的Nwell到P衬底电容的 三倍。常规设计将深的Nwell直接连接到VDD，Vdd通常是AC地线。因此，输入电容比较大， 降低了高频信号。如图27所示，通过直接通过比较大的电阻器2616将Nwell和深的Nwell 连接到VDD，两个电容有效地串联，取得高频率交流信号，不会对信号源增加负荷。 现在请参看图28，显示了差分信号接收器2802的功能方框图。差分信号接收器 2802包括接收器第一级2804，用于提供通过电容型隔离链路接收到的差分信号的初始放 大，接收器第二级2806进一步放大来自接收器第一级2804的信号。最后，检测器电路2808 检测放大的接收器信号内包含的数据，以通过节点2810，输出经过检测的接收数据。到接 收器第一级2804的输入端具有与其关联的开关(未显示)，当隔离器的关联的一端处于发 射模式时，允许接收器从电容耦合分离。然而，在接收模式下，开关被接通，以便接收器第一 级2804让差分输入端连接到相应的电容器，以接收数据。此数据是RF能量或没有能量的 脉冲的形式，代表相应的逻辑“1”和逻辑“0”。电阻器2810位于两个差分输入端上，电阻器 2810位于相应的端子和地线或某种参考电压之间。这些电阻器2810提供共模电压，并作 为高通滤波器的一部分。高通滤波器基本上滤去振荡器的基本频率以下的所有无用信号。 与电容器协同地选择电阻器2810的值，以设置此拐点频率。此外，和接收器第一级2804 — 起，电阻器2810将设置共模电压，如下文所描述的。现在请参看图29，显示了第一级接收器放大器2902的示意图。图29的示意图只 显示了差分信号接收器的一相的电路的示意图，应了解，对于差分信号接收器的其他相位， 电路是重复的。在节点2904处输入通过电容型隔离链路接收到的一个相位的输入信号。信 号将通过一系列包括晶体管2906、2908和2910的选通栅晶体管。晶体管2906在节点2904 和节点2912之间连接了其漏极/源极通路。晶体管2908在节点2912和节点2914之间连 接了其漏极/源极通路。晶体管2910在节点2914和节点2916之间连接了其漏极/源极 通路。在节点2916和地线之间连接了电容器2810。晶体管2906、2908和2910的栅极连接 到节点2918。在节点2920向晶体管2922、2924和2926的栅极施加接收启用信号(rxen)， 以启用第一级接收器放大器。晶体管2922在节点2918和节点2928之间连接了其漏极/ 源极通路。晶体管2924在节点2918和Vdd之间连接了其漏极/源极通路。晶体管2926在 节点2918和节点2930和地线之间连接了其漏极/源极通路。晶体管2932在Vdd和节点 2934之间连接了其源极/漏极通路。晶体管2936在Vdd和节点2934之间连接了其源极/ 漏极通路。晶体管2936的栅极被连接，以接收“接收启用信号”(rxen)。晶体管2938的栅 极接地，其漏极和源极各自连接到节点2934。晶体管2940的栅极被连接，以从节点2916接 收SRCN信号，源极和漏极各自连接到节点2934。还连接了节点2934，以接收NW信号。通 过始终“开”的开关(看作电阻器)，向Vdd提供NW信号。如此，在高频率时，NW信号是浮动 的，在低频率时，NW信号包括VDD。晶体管2942的栅极被连接，以接收^；信号，在节点2944和地线之间连接了其漏 极/源极通路。在节点2944和SRCN输出节点2916之间还连接了电阻器2946和晶体管 2948,2950和2952。在节点2944和节点2954之间连接了电阻器2946。晶体管2948在节 点2954和节点2956之间连接了其漏极/源极通路。晶体管2948的栅极连接到节点2944。 晶体管2950在节点2954和节点2958之间连接了其漏极/源极通路。晶体管2950的栅极连接到节点2954。晶体管2952在节点2958和节点2916之间连接了其漏极/源极通路。晶 体管2952的栅极还连接到节点2954 (gtout节点)。gtout节点作为gtin信号提供到其他 相位的第一级接收器电路。晶体管2948、2950和2952中的每一个的本体以及电阻器2946 的本体也连接到节点2916。这会将它们绑到输入信号，并改善第一级接收器放大器内的共 模抑制。晶体管2960在节点2962 (CRCP节点)和节点2944之间连接了其源极/漏极通路。 晶体管2960的栅极连接到PCAS信号。晶体管2964连接在VDD和节点2962之间。晶体管 2966,2964,2970和2960包括电流反射镜。晶体管2966的漏极和源极各自连接到VDD，栅极 在节点2968处连接到晶体管2964和晶体管2970的栅极。晶体管2968在VDD和节点2972 和SRCP2节点之间连接了其源极/漏极通路。晶体管2974将其源极/漏极通路短路，并连接到节点2916。晶体管2974的栅极 连接到节点2944(CSOut节点)。csout节点将csin信号提供到其他相位的第一级接收器 电路。晶体管2978将其源极/漏极通路短路，并连接到节点2916。晶体管2976的栅极还 连接到节点2954 (gtout节点)。晶体管2974和2978是电容器。晶体管2982在节点2984 和节点2980之间连接了其漏极/源极通路。晶体管2982的栅极连接到gtin节点。晶体管 2986在节点2988和节点2984 (连接到其他相位的gtout)之间连接了其漏极/源极通路。 晶体管2986的栅极连接到csin节点，csin节点又连接到其他相位的csout。节点2988包 括VQUT节点，其中，提供了在节点2904接收到的放大的电压。在节点2992和节点2988之间 连接了电阻器2990。晶体管2994在VDD和节点2988之间连接了其源极/漏极通路。电容 器2996在VDD和节点2992之间。晶体管2998在VDD和节点2992之间连接了其源极/漏极 通路。晶体管2998的栅极被连接到“接收启用信号”(rxen)。第一级接收器的一个分支的 gtout节点向第一级接收器的另一个分支上的晶体管2982的gtin节点提供其输出。csout 节点2944与csin节点连接在一起，到一级差分信号接收器的另一个分支上的晶体管2986 的栅极。在操作中，图29的电路是第一级放大器，是共栅极放大器。在输入端子2904中接 收信号V,，并通过晶体管2906、2908和2910，选择性地切换到节点2916。当Rxen变高时， 节点2920被拉低，打开晶体管2922和2924。这会上拉节点2918，打开晶体管2906-2914， 如此，启用接收器。然后，这会将输入信号VIN放到节点2916上。基本上，输入信号将利用共 模电压，对处于预定的电压的此节点进行调制。此共模电压是由包括串联的沟道内晶体管 2948-2952、晶体管2946和晶体管2960的偏压电路设置的。这是电流源。值得注意的是， 节点2944向另一个相位上的共源共栅晶体管提供共源共栅偏压输出，csout，应该理解，这 包括放大器的二分之一。晶体管2950和2952的栅极连接到晶体管2946的源极/漏极通 路，即，它们基本上是二极管连接的，这以交叉耦合的方式为其他相位中的栅晶体管(对应 于栅晶体管2982)提供了栅控制信号。晶体管2982的输入端上的gtin信号来自对应于 晶体管2946的源极/漏极晶体管。类似地，共源共栅晶体管2986受来自反相位的偏压信 号csout的控制。被配置为电容器的两个晶体管2974和2978，将输入信号耦合到其他相 位的交叉耦合的栅极上，还耦合到csout信号(共源共栅输出)上。此配置基本上提供gm 增强共栅极放大器。偏压线的对面一端，偏压晶体管2970连接到其他相位中的对应于节点 2962的节点上的SRCP2信号。如此，提供了类似于图29的电路的两个分开的电路，一个用 于Vm+，一个用于VIN-。
由偏压电路提供节点2916上的共模电压。当无信号存在时，偏压电路会将节点 2916驱动到一个电平，这是预定数量的低于VDD的阈值电压。包括到第二级放大器的输入 的节点2988上的输出端，具有由电阻器2810设置的共模电压，因为晶体管2994是二极管 连接的晶体管，当接收器被启用时，这样的晶体管2998被关闭。电流将流向晶体管2994，并 流过晶体管2986和2982，取决于偏压，值得注意的是，csout和gtout上的电压之间的差是 由晶体管2946 (—种电阻元件)设置的。因此，这会设置流过支线和晶体管2810的电流。 因此，流过偏压电路和流过输出支线的电流定义了节点2916上的电压，并设置了节点2988 上的电压，共模电压。这是第二级的输入晶体管上的电压。现在请参看图30，该图显示了第二级接收器放大器的示意图。在节点3002和3004 处提供了来自第一级差分放大器的第一相分支的差分输出电压。来自第一级差分放大器的 差分输出电压分别被施加于节点3006和3008处的第二级放大器。共源共栅放大器电路包 括晶体管3010、晶体管3012和电阻器3014和3016。晶体管3010在VDD和节点3018之间 连接了其源极/漏极通路。晶体管3010的栅极连接到节点3020。晶体管3012在VDD和节 点3022之间连接了其源极/漏极通路。晶体管3012的栅极连接到节点3024。在节点3020 和节点3018之间连接了电阻器3014。在节点3024和节点3022之间连接了电阻器3016。 电阻器3014和3016中的每一个电阻器的本体都连接到VDD。电容器3026连接在节点3002 和节点3018之间。电容器3028连接在节点3022和节点3004之间。输入节点3008通过 电阻器3030和电容器3032耦合到输入节点3002。在节点3002和节点3034之间连接了电 阻器3030。在节点3002和节点3008之间连接了电容器3032。连接到输入电压节点3006的是电容器3036和3038的串联连接。在节点3006和 节点3040之间连接了电容器3036。电阻器3038连接在节点3040和节点3004之间，以将 来自节点3006的输入信号耦合到输出节点3004。电阻器3042连接在节点3002和共模电 压之间，以向检测器的相应的输入端提供共模电压。电阻器3046连接在节点3004和节点 3048到共模电压之间，以向检测器的其他输入端提供共模电压。节点3006和3008分别连 接到晶体管3050和3052的栅极。在节点3018和节点3054之间连接了晶体管3050。晶 体管3052在节点3022和节点3054之间连接了其漏极/源极通路。晶体管3056在节点 3054和节点3058之间连接了其漏极/源极通路。晶体管3056的栅极连接到NCAS信号节 点。晶体管3060和3062在节点3058和地线之间关联连接了它们的漏极/源极通路。晶 体管3060的栅极连接到NBTG1信号节点。晶体管3062的栅极连接到NBG2节点。此是共 源极差分放大器。图30的第二级放大器使用共源共栅差分放大器3000来放大差模信号，并抑制共 模干扰/相互调制。此外，还使用共模前馈来抑制特别是在高频率状态下的共模增益。电 阻器3030、3038和电容器3032和3036使共模干扰泄漏衰减10db以上。如上文所指出的， 输入电压被设置为预定值，取决于与任何一端关联的第一级放大器中的节点2988上的共 模输出电压。应该理解，有两个类似于图29的电路的电路，节点3006和3008上的检测器 输入端的每一端一个电路。这被偏压，以便通过每一个晶体管3050和3052的电流是相等 的，并是设置的值，以便节点3018和3022上的电压是相等值。由于这些通过电容器3026 和3028以电容方式耦合到检测器，因此，无电压从其中通过。当已调制电压，即RF信号，由 于逻辑“1”数据输入而流过时，将在两个输入端3006和3008上有700MHz的RF值。然后，将调制节点3022和3018。将流过电容器3026和3028，到检测器。利用电阻器3130，在输 出端设置了检测器的共模电压。现在请参看图31，图30的第二级放大器的输出节点3044和3048分别在节点3102 和3104提供了到检测器电路的输入。输入信号流过电容器3106和3108，分别到达晶体管 3110和3112的栅极。晶体管3112和3110在节点3114和节点3116之间连接了它们的漏 极/源极通路。在节点3116和地线之间连接了电流源ISA3118。晶体管3120在VDD和节 点3114之间连接了其源极/漏极通路。晶体管3120的栅极也在节点3114连接到其漏极。 晶体管3122在VDD和节点3124之间连接了其源极/漏极通路。晶体管3122的栅极也连 接到节点3114和晶体管3120的栅极。节点3124包括检测器输出节点。晶体管3126在节 点3124和节点3116之间连接了其漏极/源极通路。晶体管3126的栅极被连接，以在节 点3128接收阈值级别电流。从带隙电压派生出来的电流被施加于连接在节点3128和节点 3132之间的电阻器3130。晶体管3134在节点3132和地线之间连接了其漏极/源极通路， 而晶体管3134的栅极连接到节点3132。在操作中，图31的检测器是全波检测器。可以参考图31a和31b的波形查看其操 作。首先，电容器3106和3108对应于图30中的电容器3026和3028。没有显示与电阻器 3142和3146关联的共模偏压电路，但是，应该理解，向晶体管3112和3126的栅极施加了共 模偏压。如此，当没有信号出现时，VIN+和VIN-处于共模电压。当存在信号时，这些电压将被 调制。因此，有电流流过晶体管3110和3112，并在无信号模式下在节点3116中相加。当接 收到已调制信号时，通过一个晶体管3112或3110的电流将增大，如在图31b中的边缘3140 看到的。此电流是在与晶体管3110关联的点3141的正弦波的上升部分的结果。因此，晶体 管3110将导电。此电流将导致节点3116上的电压增大。一旦它增大到超过节点3128上 的阈值电压减去lVt，那么，节点3124将被拉高，S卩，检测器输出将表示存在逻辑“1”。这将 导致在点3141检测器的输出变为HIGH。晶体管3112和3110是相当小的晶体管，以便它们 非常快。如此，检测器可以在接收到的RF信号中的第一正弦波的边缘触发。因此，当输入 变为逻辑“1”，振荡信号被通入发射器，它将跨电容型耦合器并跨电流隔离屏障进行传输， 当信号上升到高于点3141的阈值时，检测器将触发。类似地，当它低于点3148的阈值时， 检测器将下降。这是由于有全波整流器配置，在检测器支线的一端有非常快速的过渡。还 要注意，阈值3128可以随着可编程电阻元件3130变化而变化，以便可以利用不同的阈值。所属领域的技术人员可了解，此电容型隔离电路能限制交叉耦合，并包括带有改 善的数据检测的接收器。应该理解，这里的附图和详细描述应被视为说明性的，而不是限制 性的，不打算局限于所说明的特定形式和示例。相反，在不偏离如下面的权利要求所定义的 精神和范围的情况下，包括了对所属领域的技术人员显而易见的任何进一步的修改方案、 变化、重新排列、替换、备选方案、设计选择，以及实施例。如此，下面的权利要求应被解释为 包括所有这样的进一步的修改方案、变化、重新排列、替换、备选方案、设计选择，以及实施 例。
权利要求
一种具有电压隔离能力的集成电路，包括用于从所述集成电路收发数据的多个通信信道，每一个所述通信信道都包括位于所述集成电路的导电层中的用于提供高电压隔离链路的电容型隔离电路，所述电容型隔离电路跨所述电容型隔离电路中的第一链路和第二链路上的第一组电容器分配高电压隔离信号的第一部分，并跨所述电容型隔离电路中的所述第一链路和所述第二链路中的第二组电容器分配所述高电压隔离信号的第二部分；在所述多个通信信道中的每一个通信信道的一端上的用于接收所述第一链路和所述第二链路上的数据的差分信号接收器；在所述多个通信信道中的每一个通信信道的另一端上的差分信号发射器，用于在所述第一链路上以第一相位和第二相位中的选择的相位传输所述数据，以及用于在所述第二链路上以所述第一相位和所述第二相位中的选择的相位传输所述数据，其中，所述第二相位与所述第一相位有180度的相位差；以及其中，每一个所述差分信号发射器都控制所述第一链路和所述第二链路中的每一个链路上的所述第一相位和所述第二相位的选择，以便只有所述第一相位或所述第二相位从相邻的通信信道被交叉耦合到选择的通信信道上。
2.根据权利要求1所述的集成电路，进一步包括位于每一对相邻的通信信道之间的多 条接地线，其中，所述接地线防止在所述相邻的通信信道之间产生交叉耦合。
3.根据权利要求1所述的集成电路，其中，所述第一链路包括在两个单独的电流隔离 区之间串联连接的第一对电容器，所述第二链路包括在所述两个单独的电流 >隔离区之间串 联连接的第二对电容器。
4.根据权利要求3所述的集成电路，其中，每一个电容器都与电阻器配对，所述电容器 和所述电阻器的组合构成高通滤波器，用于过滤由瞬变引起的低于预定拐点频率的无用信 号。
5.根据权利要求3所述的集成电路，其中，所述第一链路和所述第二链路中的每一个 进一步包括接合线，用于互连所述第一链路和所述第二链路中的电容器对，所述接合线直 接连接到每一个电容器的极板。
6.根据权利要求3所述的集成电路，其中，所述第一链路和所述第二链路中的每一个 进一步包括用于互连所述第一链路和所述第二链路中的电容器对的接合线；直接连接到所述接合线的金属层连接部；以及用于将所述金属层连接部与所述电容器的极板互连的多个导电通道。
7.一种具有电压隔离能力的集成电路，包括用于从所述集成电路收发数据的多个通信信道，每一个所述通信信道都包括位于所述 集成电路的导电层中的用于提供高电压隔离链路的电容型隔离电路，所述电容型隔离电路 跨所述电容型隔离电路中的第一链路和第二链路上的第一组电容器分配高电压隔离信号 的第一部分，并跨所述电容型隔离电路中的所述第一链路和所述第二链路中的第二组电容 器分配所述高电压隔离信号的第二部分；在所述多个通信信道中的每一个通信信道上的用于接收所述第一链路和所述第二链 路上的数据的差分信号接收器；在所述多个通信信道中的每一个通信信道上的差分信号发射器，用于在所述第一链路 上以第一相位传输所述数据，以及用于在所述第二链路上以所述第二相位传输所述数据， 其中，所述第二相位与所述第一相位有180度的相位差；以及位于每一对相邻的通信信道之间的多条接地线，其中，所述接地线防止在所述相邻的 通信信道之间产生交叉耦合。
8.根据权利要求7所述的集成电路，其中，所述第一链路包括在两个单独的电流隔离 区之间串联连接的第一对电容器，所述第二链路包括在所述两个单独的电流隔离区之间串 联连接的第二对电容器。
9.根据权利要求8所述的集成电路，其中，所述第一链路和所述第二链路中的每一个 进一步包括用于互连所述第一链路和所述第二链路中的电容器对的接合线；直接连接到所述接合线的金属层连接部；以及用于将所述金属层连接部与所述电容器的极板互连的多个导电通道。
10.根据权利要求7所述的集成电路，进一步包括每一个差分信号接收器的开关，用于 选择性地将所述差分信号接收器连接到所述多个通信信道中选择的一个通信信道。
11.根据权利要求7所述的集成电路，其中，在接收模式期间，所述差分信号发射器被 禁用且所述差分信号接收器被启用，而在发射模式期间，所述差分信号发射器被启用且所 述差分信号接收器被禁用。
12.—种具有电压隔离能力的集成电路，包括所述集成电路的接收端和发射端，每一个在所述集成电路内都带有隔离地线； 设置在所述接收端上的用于生成驱动信号的RF信号发生器； 多个数据信道，每一个数据信道都包括在所述发射端上的差分信号发射器和在所述接收端上的差分信号接收器， 第一差分发射信道和第二差分发射信道，将来自所述差分信号发射器的输出端的差分 RF信号耦合到所述差分信号接收器的输入端，在所关联的第一差分发射信道和第二差分发 射信道中的每一个之间有180度的相位差，以及设置在所述接收端上的数据驱动器，用于接收数据信号并调制所述RF驱动信号，以便 输入到所关联的接收器；以及其中，对于相邻数据信道，相邻数据信道之间的所关联的第一差分发射信道和第二差 分发射信道的最靠近的那些以所关联的差分信号发射器和差分信号接收器的同一差分相 位被设置。
13.根据权利要求12所述的集成电路，其中，所述第一差分发射信道和第二差分发射 信道中的每一个包括至少单个串联电容器，带有被设置在所述集成电路的所述接收端和所 述发射端之间的接合线。
14.根据权利要求13所述的集成电路，其中，所述第一差分发射信道和第二差分发射 信道各自包括两个电容器，一个在所述集成电路的所述接收端上，一个在所述发射端上，在 所述两个电容器的上极板之间设置有接合线，并且其中，所述两个电容器的下极板与所述 集成电路的相应的接收端和发射端交接。
15.根据权利要求12所述的集成电路，进一步包括被设置在相邻数据信道之间且其中包括被设置在所述集成电路的所述接收端和所述发射端之间并连接到其任何一端的所关 联的地线的接合线的虚设发射信道。
全文摘要
一种具有电压隔离能力的集成电路，包括用于从集成电路收发数据的多个通信信道。每个通信信道包括电容型隔离电路，该电容型隔离电路跨其中的第一链路和第二链路上的第一组电容器分配高电压隔离信号的第一部分，并跨第二组电容器分配高电压隔离信号的第二部分。在每个通信信道上的差分信号接收器接收第一链路和第二链路上的数据。在每个通信信道上的差分信号发射器，分别在第一链路和第二链路上以第一相位和第二相位中的选择的相位传输数据。第二相位与第一相位有180度的相位差。每一个差分信号发射器都控制第一相位和第二相位的选择，以便只有第一相位或第二相位从相邻的通信信道被交叉耦合到选择的通信信道上。
文档编号H01L23/66GK101877683SQ20101015633
公开日2010年11月3日 申请日期2010年3月30日 优先权日2009年3月30日
发明者A·托马森, K·Y·勒宁, W·唐, 董志伟, 阎守礼 申请人:硅谷实验室公司