专利名称：具有低电阻的芯片电阻器及其制造方法
技术领域：
本发明涉及一种芯片电阻器及其制造方法，具体而言，涉及一种具有低电阻的芯片电阻器及其制造方法。
背景技术：
如图1所示，一现有芯片电阻器1为附接至一印刷电路板的被动组件。该现有芯片电阻器1的制造方法首先包含提供一陶瓷基板11，其具有一第二表面111、一对侧面112 及一第一表面113。接着，在该基板11的第二表面111上形成一对底部电极13。每一所述底部电极13具有一外表面131，其与该基板11的侧面112对齐。在该基板11的中心区域上形成一电阻层14，且该电阻层14具有一对末端141。在该基板11的第一表面113上形成一对导电层12。每一所述导电层12具有一外表面122，其与该基板11的侧面112对齐。此外，每一所述导电层12具有一内部部分121 及一外表面122。所述导电层12延伸至该电阻层14上方，使得所述导电层12的内部部分 121重迭该电阻层14的末端141。此外，在该电阻层14上，形成一第一覆盖层15。此外，在该第一覆盖层15上形成一第二覆盖层16。在该基板11的侧面112、所述导电层12的外表面122及所述底部电极 13的外表面131上形成一对侧电极17，使得所述侧电极17电性连接所述导电层12与所述底部电极13。进一步电镀一对第一电镀层18以覆盖所述底部电极13、所述导电层12及所述侧电极17，且电镀一对第二电镀层19以覆盖所述第一电镀层18。此时即形成该现有芯片电阻器1。在一现有厚膜芯片电阻器中，网版印刷一电阻膏于该陶瓷基板11上，以形成该电阻层14。其后，该现有厚膜芯片电阻器经历干燥制造过程及烧结制造过程。为了将该现有厚膜芯片电阻器的电阻减少至约ΙΟΟπιΩ，常将银(Ag)、钯(Pd)或银钯(Ag-Pd)合金应用于该电阻膏。然而，银(Ag)或钯(Pd)的电阻温度系数(Temperature Coefficient ofResistance, TCR)为约600ppm/°C至约1000ppm/°C，因此该现有厚膜芯片电阻器的电阻温度系数几乎不能满足约50ppm/°C或低于50ppm/°C的需要。此外，因为该现有厚膜芯片电阻器的电阻是由印刷图案的大小决定，所以印刷图案的大小限制了电阻的最小值。另一方面，在一现有薄膜芯片电阻器中，在该陶瓷基板11上溅镀一靶材而形成该电阻层14。首先在该基板11的第一表面113上形成一屏蔽(图中未示)，其用于界定该电阻层14的图案。特定而言，该屏蔽沿该基板11的第一表面113的周边形成，以便形成一用于曝露该基板11的第一表面113的一部分，且较佳地曝露该基板11的第一表面113的中心区域的图案。接着，通过在上文提及的预定屏蔽及该基板11的整个第一表面113上溅镀而进一步形成具有所述末端141的电阻层14。其后，通过刷洗(Brushing)与水洗的组合来移除该屏蔽。与该陶瓷基板11直接接触的经溅镀该电阻层14由于与该陶瓷基板11的强附着力而留下，而位于该屏蔽顶部的经溅镀该电阻层14经由刷洗及水洗容易地移除。因此，该电阻层14的图案对应于由该屏蔽形成的图案。其后，该现有薄膜芯片电阻器经历激光修整制造过程及退火制造过程。为了减少该现有薄膜芯片电阻器的电阻，本领域技术人员常调整适当靶材、适当图案或溅镀制造过程的参数。减少电阻的一般方法为通过延长溅镀的持续时间来增加该电阻层14的厚度。举例而言，为了将电阻减少至约ΙΟΟπιΩ，溅镀的持续时间为约1小时；为了将电阻减少至约ΙΟπιΩ，溅镀的持续时间为约5小时或大于5小时。然而，历时如此长时间的溅镀为昂贵的，且不适合于大量生产。此外，在长持续时间的溅镀中，发现在该陶瓷基板11上积累的热将导致该电阻层14与该屏蔽(图中未示)之间的相互作用。此相互作用使溅镀图案失真，因而增加电阻变化且减少成品率。因此，有必要提供一种具有低电阻的芯片电阻器及其制造方法，以解决上述问题。
发明内容
本发明提供一种具有低电阻的芯片电阻器。该芯片电阻器包括一基板、一电阻层、 一对导电层及至少一保护层。该基板具有一第一表面。该电阻层位于该基板的第一表面上。所述导电层位于该基板的第一表面的上方。该至少一保护层位于该电阻层或所述导电层上。本发明更提供一种具有低电阻的芯片电阻器的制造方法。该方法包含以下步骤 (a)提供一基板，其具有一第一表面；(b)溅镀一电阻层于该基板的第一表面上；(c)电镀一对导电层于该基板的第一表面的上方；及(d)形成至少一保护层于该电阻层或所述导电层上。由此，该电阻层具有一精确图案，且溅镀的持续时间减少，因此成品率及效率得以改进且制造成本得以降低。
图1显示现有芯片电阻器的剖面示意图；图2至图20显示本发明具有低电阻的芯片电阻器的第一实施例的制造方法的示意图；图21显示本发明具有低电阻的芯片电阻器的第二实施例的剖面示意图；及图22显示本发明具有低电阻的芯片电阻器的第三实施例的剖面示意图。主要组件符号说明1现有芯片电阻器2本发明具有低电阻的芯片电阻器的第一实施例3本发明具有低电阻的芯片电阻器的第二实施例4本发明具有低电阻的芯片电阻器的第三实施例5本发明具有低电阻的芯片电阻器的第四实施例6半成品11陶瓷基板12导电层13底部电极14电阻层15第一覆盖层
16第二覆盖层17侧电极18第一电镀层19第二电镀层20基板组21 基板22 底层23第一掩膜层24电阻层25第二掩膜层沈导电层27保护层28第三掩膜层29第一覆盖层30第二覆盖层31底部电极32侧电极33第一电镀层；34第二电镀层35剥裂线111 第二表面112 侧面113 第一表面121内部部分122外表面131外表面141 末端211 第一表面212 第二表面213 侧面241 顶面261 底面262内侧面271第一保护层272第二保护层
具体实施例方式参考图2，显示本发明具有低电阻的芯片电阻器的第一实施例的制造方法的流程图。首先，参考图2的步骤S21及图3，提供一基板组20，其具有多个基板21及多条剥裂线35。所述剥裂线35定义出所述基板21。每一所述基板21具有一第一表面211。较佳地， 每一所述基板21的材料为氧化铝、氧化锆或氮化铝。接着，参考图6，较佳地，形成一底层22于每一所述基板21的第一表面211。在本实施例中，该底层22为镍铬(Ni-Cr)合金，且包含约80%的镍及约20%的铬，较佳地，为 80%的镍及20%的铬。然而，在其它应用中，该底层22可为镍铬硅(Ni-Cr-Si)合金，且包含约50 %至约55 %的镍，约33 %至约45 %的铬，及约5 %至约12 %的硅，较佳地，为50 %至 55%的镍，33%至45%的铬，及5%至12%的硅。形成该底层22的详细方法如下所述。首先，参考图4，形成一第一掩膜层(First Mask Layer) 23于每一所述基板21的第一表面211上，其中该第一掩膜层23显露部分每一所述基板21的第一表面211。接着，参考图5，形成该底层22于每一所述基板21的第一表面211及该第一掩膜层23上，该底层22完全覆盖每一所述基板21的第一表面211及该第一掩膜层23。最后，参考图6，移除该第一掩膜层23(图4及图幻及位于该第一掩膜层23 上的部分该底层22。参考图2的步骤S22及图7，溅镀一电阻层M于每一所述基板21的第一表面211 上，该电阻层M完全覆盖每一所述基板21的第一表面211及该底层22。在本实施例中，该电阻层M为合金，该电阻层M的材料包含铜及镍。然而，在其它应用中，该电阻层M的材料可包含铜及锰。参考图8，较佳地，形成一第二掩膜层(Second Mask Layer)25于该电阻层M上，且该第二掩膜层25覆盖部分该电阻层M。参考图2的步骤S23及图9，电镀一对导电层沈于每一所述基板21的第一表面 211的上方，在本实施例中，所述导电层立于该电阻层M上，且所述导电层沈的材料为铜。参考图2的步骤SM及图11，形成至少一保护层27于该电阻层M或所述导电层沈上，在本实施例中，形成多个保护层27于所述导电层沈上。所述保护层27包括一第一保护层271及一第二保护层272。该第一保护层271为一钝化层(Passivation Layer)，且该第二保护层272为一抗氧化层(Anti-oxidationLayer)。形成该第一保护层271及该第二保护层272的详细方法如下所述。参考图10，形成该第一保护层271于所述导电层沈上，该第一保护层271的材料为镍。参考图11，移除该第二掩膜层25 (图10)。参考图12，形成该第二保护层272于该第一保护层271及该电阻层M上，该第二保护层272完全覆盖该第一保护层271及该电阻层M。在本实施例中， 该第二保护层272的材料包含镍及铬，该第二保护层272为镍铬(Ni-Cr)合金，且包含约 80 %的镍及约20 %的铬，较佳地，为80 %的镍及20 %的铬。然而，在其它应用中，该第二保护层272的材料更包含硅，该第二保护层272为镍铬硅(Ni-Cr-Si)合金，且包含约50%至约55 %的镍，约33 %至约45 %的铬，及约5 %至约12 %的硅，较佳地，为50 %至55 %的镍， 33%至45%的铬，及5%至12%的硅。然而，在其它应用中，可只形成一保护层27于该电阻层M或所述导电层沈上。例如，在形成该第一保护层271 (亦即该钝化层)之后，可不形成该第二保护层272 (亦即该抗氧化层)。或者，在形成该导电层26之后，可不形成该第一保护层271 (亦即该钝化层)，而直接形成该第二保护层272 (亦即该抗氧化层)，则该第二保护层272 (亦即该抗氧化层)位于所述导电层26及该电阻层M上。较佳地，首先，参考图13，形成一第三掩膜层(Third Mask Layer) 28于所述保护层27上，该第三掩膜层观覆盖部分该第二保护层272。接着，参考图14，利用蚀刻方法移除部分该电阻层对、该导电层26及所述保护层27，以显露每一所述基板21的第一表面211。接着，参考图15，先移除该第三掩膜层观(图13)，再同时以约200°C至约600°C的温度加热该电阻层对、所述导电层沈及所述保护层27，较佳地，以200°C至600°C的温度加热。然而， 在其它应用中，可于形成该电阻层M后，即以约200°C至约600°C的温度加热该电阻层24， 较佳地，以200°C至600°C的温度加热，且于形成该导电层沈后，即以约150°C至约250°C的温度加热所述导电层沈，较佳地，以150°C至250°C的温度加热。接着，从该基板组20的二端测量该基板组20的电阻值。参考图16，进行一激光修整的步骤，移除位于所述剥裂线35 附近的该底层22、该电阻层M、所述导电层沈、该第一保护层271及该第二保护层272，以完全显露所述剥裂线35。参考图17，形成一第一覆盖层(Overcoat)四于所述保护层27上。 参考图18，形成一第二覆盖层(Overcoat) 30于该第一覆盖层四上。接着，进行一单体化步骤，亦即沿着该基板组20的所述剥裂线35分离所述基板21，以形成多个半成品6，如图19 的剖面图所示。最后，参考图20，在该基板21的一第二表面212形成一对底部电极31。接着，在该基板21的二侧面213形成一对侧电极32，使得所述侧电极32电性连接所述导电层沈与所述底部电极31。接着，电镀一对第一电镀层33以覆盖所述底部电极31、导电层沈及所述侧电极32，所述第一电镀层33的材料为镍。接着，电镀一对第二电镀层34以覆盖所述第一电镀层33，所述第二电镀层34的材料为锡，以形成本发明具有低电阻的芯片电阻器2的第一实施例。在本发明中，利用溅镀及蚀刻的技术，该电阻层M具有一精确图案，且溅镀的持续时间减少，因此成品率及效率得以改进且制造成本得以降低。再参考图20，显示本发明具有低电阻的芯片电阻器的第一实施例的剖面示意图。 该芯片电阻器2包括一基板21、一电阻层24、一对导电层沈及至少一保护层27。在本实施例中，该芯片电阻器2更包括一底层22、一第一覆盖层(Overcoat) 29、一第二覆盖层 (Overcoat) 30、一对底部电极31、一对侧电极32、一对第一电镀层33及一对第二电镀层34。该基板21具有一第一表面211。在本实施例中，该基板21的材料为氧化铝、氧化锆或氮化铝。该底层22位于该基板21的第一表面211上。在本实施例中，该底层22为镍铬(Ni-Cr)合金，且包含约80%的镍及约20%的铬，较佳地，为80%的镍及20%的铬。然而，在其它应用中，该底层22可为镍铬硅(Ni-Cr-Si)合金，且包含约50%至约55%的镍， 约33 %至约45 %的铬，及约5 %至约12 %的硅，较佳地，为50 %至55 %的镍，33 %至45 %的铬，及5%至12%的硅。该电阻层M位于该基板21的第一表面211上，在本实施例中，该电阻层M位于该底层22上。该电阻层M具有一顶面Ml，每一所述导电层沈具有一底面沈1，且每一所述导电层26的底面261直接接触该电阻层M的顶面Ml。此外，该电阻层M为合金，且该电阻层M的材料包含铜及镍。然而，在其它应用中，该电阻层M的材料可包含铜及锰。所述导电层26位于该基板21的第一表面211的上方。在本实施例中，该导电层沈的材料为铜。该至少一保护层27位于该电阻层M或所述导电层沈上。在本实施例中，该芯片电阻器2具有多个保护层27，所述保护层27包括一第一保护层271及一第二保护层272。 该第一保护层271为一钝化层(Passivation Layer)，且仅位于所述导电层沈上。该第二保护层272为一抗氧化层(Anti-oxidation Layer)，且位于该第一保护层271及该电阻层 M上。该第一保护层271的材料为镍，该第二保护层272的材料包含镍及铬，该第二保护层 272为镍铬(Ni-Cr)合金，且包含约80%的镍及约20%的铬，较佳地，为80%的镍及20%的铬。然而，在其它应用中，该第二保护层272的材料可更包含硅，该第二保护层272为镍铬硅(Ni-Cr-Si)合金，且包含约50%至约55%的镍，约33%至约45%的铬，及约5%至约12%的硅，较佳地，为50%至55%的镍，33%至45%的铬，及5%至12%的硅。在本实施例中，该第一覆盖层四位于所述保护层27上，且该第二覆盖层30位于该第一覆盖层四上，所述底部电极31位于该基板21的一第二表面212，所述侧电极32位于该基板21的二侧面213，且电性连接所述导电层沈与所述底部电极31，所述第一电镀层33覆盖所述底部电极31、导电层沈及所述侧电极32，所述第二电镀层34覆盖所述第一电镀层33。参考图21，显示本发明具有低电阻的芯片电阻器的第二实施例的剖面示意图。本实施例的芯片电阻器3与第一实施例的芯片电阻器2大致相同，其中相同的组件赋予相同的编号。本实施例与第一实施例的不同处在于，在本实施例中，该芯片电阻器3不包括该底层22(图20)，且该电阻层M直接接触该基板21的第一表面211。此外，在本实施例中，仅形成一保护层27，该保护层27为一钝化层，且位于所述导电层沈上。该保护层27的材料为镍。参考图22，显示本发明具有低电阻的芯片电阻器的第三实施例的剖面示意图。本实施例的芯片电阻器4与第二实施例的芯片电阻器3大致相同，其中相同的组件赋予相同的编号。本实施例与第二实施例的不同处在于，该电阻层M具有一侧面M2，每一所述导电层沈具有一内侧面沈2，且每一所述导电层沈的内侧面262直接接触该电阻层M的侧面对2。在本实施例中，所述导电层沈更延伸至该电阻层M上方。在本实施例中，该保护层27为一抗氧化层，且位于所述导电层沈及该电阻层M上。该保护层27的材料包含镍及铬，该保护层27为镍铬(Ni-Cr)合金，且包含约80%的镍及约20%的铬，较佳地，为80% 的镍及20%的铬。然而，在其它应用中，该保护层27的材料可更包含硅，该保护层27为镍铬硅(Ni-Cr-Si)合金，且包含约50%至约55%的镍，约33%至约45%的铬，及约5%至约 12%的硅，较佳地，为50%至55%的镍，33%至45%的铬，及5%至12%的硅。但是上述实施例仅为说明本发明的原理及其功效，而非用以限制本发明。因此，本领域技术人员对上述实施例进行修改及变化仍不脱离本发明的精神。本发明的权利范围应如权利要求所列。
权利要求
1.一种具有低电阻的芯片电阻器，包括一基板，具有一第一表面；一电阻层，位于该基板的第一表面上；一对导电层，位于该基板的第一表面的上方；及至少一保护层，位于该电阻层或所述导电层上。
2.如权利要求1所述的具有低电阻的芯片电阻器，其中该电阻层为合金，且该电阻层的材料包含铜，该导电层的材料为铜。
3.如权利要求1所述的具有低电阻的芯片电阻器，其中该电阻层具有一顶面，每一所述导电层具有一底面，且每一所述导电层的底面直接接触该电阻层的顶面。
4.如权利要求1所述的具有低电阻的芯片电阻器，其中该电阻层具有一侧面，每一所述导电层具有一内侧面，且每一所述导电层的内侧面直接接触该电阻层的侧面。
5.如权利要求1所述的具有低电阻的芯片电阻器，其中该保护层为一钝化层，且位于所述导电层上，该保护层的材料为镍。
6.如权利要求1所述的具有低电阻的芯片电阻器，其中该保护层为一抗氧化层，且位于所述导电层及该电阻层上，该保护层的材料包含镍及铬。
7.如权利要求6所述的具有低电阻的芯片电阻器，其中该保护层为镍铬合金，且包含 80%的镍及20%的铬。
8.如权利要求6所述的具有低电阻的芯片电阻器，其中该保护层的材料更包含硅，该保护层为镍铬硅合金，且包含50 %至55 %的镍，33 %至45 %的铬，及5 %至12 %的硅。
9.如权利要求1所述的具有低电阻的芯片电阻器，更包括一底层，该底层位于该基板的第一表面上，其中该电阻层位于该底层上。
10.如权利要求9所述的具有低电阻的芯片电阻器，其中该底层为镍铬合金，且包含 80%的镍及20%的铬。
11.如权利要求9所述的具有低电阻的芯片电阻器，其中该底层为镍铬硅合金，且包含 50%至55%的镍，33%至45%的铬，及5%至12%的硅。
12.—种具有低电阻的芯片电阻器的制造方法，其包含a)提供一基板，其具有一第一表面；b)溅镀一电阻层于该基板的第一表面上；c)电镀一对导电层于该基板的第一表面的上方；及d)形成至少一保护层于该电阻层或所述导电层上。
13.如权利要求12所述的具有低电阻的芯片电阻器的制造方法，其中在该步骤a)中， 更包括一形成一底层于该基板的第一表面的步骤，在该步骤b)中，该电阻层位于该底层上。
14.如权利要求13所述的具有低电阻的芯片电阻器的制造方法，其中该底层为镍铬合金，且包含80 %的镍及20 %的铬。
15.如权利要求13所述的具有低电阻的芯片电阻器的制造方法，其中该底层为镍铬硅合金，且包含50%至55%的镍，33%至45%的铬，及5%至12%的硅。
16.如权利要求12所述的具有低电阻的芯片电阻器的制造方法，其中在该步骤b)中， 该电阻层为合金，且该电阻层的材料包含铜，在该步骤c)中，所述导电层的材料为铜。
17.如权利要求12所述的具有低电阻的芯片电阻器的制造方法，其中在该步骤d)中， 该保护层为一钝化层，且位于所述导电层上，该保护层的材料为镍。
18.如权利要求12所述的具有低电阻的芯片电阻器的制造方法，其中在该步骤d)中， 该保护层为一抗氧化层，且位于所述导电层及该电阻层上，该保护层的材料包含镍及铬。
19.如权利要求18所述的具有低电阻的芯片电阻器的制造方法，其中该保护层为镍铬合金，且包括80 %的镍及20 %的铬。
20.如权利要求18所述的具有低电阻的芯片电阻器的制造方法，其中该保护层的材料更包含硅，该保护层为镍铬硅合金，且包含50%至55%的镍，33%至45%的铬，且5%至 12%的硅。
21.如权利要求12所述的具有低电阻的芯片电阻器的制造方法，其中该步骤d)包括 dl)形成一第一保护层于所述导电层上，该第一保护层为一钝化层，且该第一保护层的材料为镍；及d2)形成一第二保护层于该第一保护层及该电阻层上，该第二保护层为一抗氧化层，且该第二保护层的材料包含镍及铬。
全文摘要
本发明涉及一种具有低电阻的芯片电阻器及其制造方法。该芯片电阻器包括一基板、一电阻层、一对导电层及至少一保护层。该基板具有一第一表面。该电阻层位于该基板的第一表面上。所述导电层位于该基板的第一表面的上方。该至少一保护层位于该电阻层或所述导电层上。由此，该电阻层具有一精确图案，且溅镀的持续时间减少，因此成品率及效率得以改进且制造成本得以降低。
文档编号H01C17/06GK102237160SQ20101017067
公开日2011年11月9日 申请日期2010年4月30日 优先权日2010年4月30日
发明者曾敬源, 杨志忠, 林美玲, 胡雅棠, 钱彦玮 申请人:国巨股份有限公司