专利名称：静电放电保护结构的制作方法
技术领域：
本发明是有关于一种集成电路的布局结构，且特别是有关于一种在焊垫(bonding pad)下的静电放电(electrostatic discharge，ESD)保护电路的布局结构。
背景技术：
于实际使用环境中，各种来源的静电放电可能会冲击电子产品。当静电放电发生时，此突如其来的静电放电电流很可能会在瞬间将元件烧毁。为克服上述问题，一般须在电路中安排一些静电放电保护机制，以有效导引静电放电电流而避免元件烧毁。图1说明具有静电放电保护元件112、113的传统集成电路100示意图。对于集成电路100而言，静电放电保护元件112、113会配置在焊垫111附近，以保护核心电路(Core Circuit) 130。当焊垫111发生静电放电时，静电放电电流会经过静电放电保护元件112而被导引至电源线VDD (及/或经过静电放电保护元件113而被导引至电源线VSS)，以避免烧毁核心电路130。同时，电阻120可以提供足够的阻抗，以阻止大量静电放电电流流入核心电路130。图2说明图1所示静电放电保护元件112、113与焊垫111的传统布局结构剖而示意图。焊垫111配置于集成电路基板210上方。静电放电保护元件112、113配置于集成电路基板210内。在打线的工艺(wire bondingprocess)中，焊垫111会承受很大的垂直应力。此垂直应力有可能会使焊垫111形变及/或下陷，甚至是击穿焊垫111与集成电路基板210之间的绝缘层。因此，对于传统布局结构而言，焊垫111下方是不可以配置任何元件、 电路、导线或掺杂区(doped region)，以避免与焊垫111发生错误性电性连接。有时候打线的垂直应力太大，甚至会使焊垫111电性接触到集成电路基板210，因而降低生产良率。
发明内容
本发明提供一种静电放电保护结构，可提高静电放电防护能力，缩减静电放电防护电路的面积，甚至提高生产良率。本发明实施例提出一种静电放电保护结构，包括基体、绝缘层、焊垫、第一掺杂区、 以及导电孔。基体为第一导电型，而第一掺杂区为第二导电型。焊垫配置于基体上。绝缘层配置于基体与焊垫之间。第一掺杂区配置于基体中。于基体的垂直投影方向上，该焊垫的全部配置于该第一掺杂区中。导电孔配置于第一掺杂区与焊垫之间，并且贯穿该绝缘层。 焊垫通过该导电孔电性连接至第一掺杂区。在本发明的一实施例中，上述的静电放电保护结构还包括第二掺杂区。第二掺杂区为该第一导电型，配置于该基体中且于该第一掺杂区外。第二掺杂区电性连接至第一电源线。基于上述，第一掺杂区与基体之间的P-N接面形成一个寄生二极管(也就是静电放电保护元件)。本发明利用焊垫下方的空间，配置子与焊垫电性连接的第一掺杂区，因而缩减静电放电防护电路的面积。由于大幅缩短焊垫与静电放电保护元件之间的电性路径距离，因此可提高静电放电防护能力。再者，即使打线的垂直应力太大而使焊垫接触到集成电路基板的第一掺杂区，依然不影响此集成电路的功能，所以可以提高生产良率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下，其中图1说明具有静电放电保护元件的传统集成电路示意图。图2说明图1所示静电放电保护元件与焊垫的传统布局结构剖面示意图。图3是依照本发明实施例说明图1所示静电放电保护元件与焊垫的布局结构俯视示意图。图4是依照本发明另一实施例说明图3所示静电放电保护结构沿剖面线A-A’的剖面示意图。图5是依据本发明实施例说明焊垫被用来做为电源焊垫时，静电放电保护结构的等效电路示意图。图6是依照本发明另一实施例说明图1所示静电放电保护元件与焊垫的布局结构俯视示意图。图7是依照本发明实施例说明图6所示静电放电保护结构沿剖面线B-B’的剖面示意图。图8是依据本发明另一实施例说明焊垫被用来做为电源焊垫时，静电放电保护结构的等效电路示意图。图9是依照本发明另一实施例说明静电放电保护结构的剖面示意图。
具体实施例方式图3是依照本发明实施例说明用以产生等效于已知技术图1所示静电放电保护元件112、113与焊垫111的布局结构俯视示意图。图4是依照本发明实施例说明图3所示静电放电保护结构沿剖而线A-A’的剖面示意图。请参照图3与图4，基体(bulk或body) 310 为第一导电型，在此假设第一导电型为N型掺杂导电型，而基体310为配置于集成电路基板 (substrate)410内的N型掺杂阱(Niell)。集成电路基板410为第二导电型，在此假设第二导电型为P型掺杂导电型。第一掺杂区340为P型重掺杂区(P+area)。第一掺杂区340配置于基体310中， 因此于第一掺杂区340与基体310之间的PN接面形成一个寄生二极管112’。此寄生二极管112’可以等效于图1所示静电放电保护元件112。焊垫111配置于基体310上。于基体310的垂直投影方向上，焊垫111的全部配置于第一掺杂区；340中。绝缘层420配置于基体310与焊垫111之间。多个导电孔332配置于第一掺杂区340与焊垫111之间，并且贯穿绝缘层420。焊垫111通过导电孔332电性连接至第一掺杂区340。需特别注意的是，本实施例所绘示的绝缘层420仅为示意。在某些实施例中，绝缘层420可以表示单一绝缘层。在其它实施例中，此绝缘层420代表了在基体 310与焊垫111之间的多层导电层与多层绝缘层。第二掺杂区321、322与323为N型重掺杂区(N+area)。第二掺杂区321、322与323配置于基体310中且于第一掺杂区340外。第二掺杂区321、322与323经由导电孔(例如 331与333)与导电线370电性连接至第一电源线VDD。第二掺杂区321、322与323环绕于第一掺杂区340周围。需特别注意的是，本实施例所绘示的第二掺杂区321、322与323仅为一种实现范例。其它实施例中，第二掺杂区321、322与323可以是形成U形且环绕于第一掺杂区340周围的单一个N型重掺杂区。或者，第二掺杂区321、322与323可以是形成环状且环绕于第一掺杂区340周围的单一个N型重掺杂区。当静电放电事件发生在焊垫111时，正脉冲静电放电电流可以经由导电孔332、第一掺杂区340、基体310、第二掺杂区321-323、导电线370而被导引至第一电源线VDD。第三掺杂区360为N型重掺杂区。第三掺杂区360配置于集成电路基板410中且于基体310外，因此于第三掺杂区360与集成电路基板410之间的PN接面形成另一个寄生二极管113’。此寄生二极管113’可以等效于图1所示静电放电保护元件113。第三掺杂区360经由导电孔、导电线电性连接至焊垫111。第四掺杂区350为P型重掺杂区。第四掺杂区350配置于集成电路基板410中， 并且配置于基体310与第三掺杂区360外。于本实施例中，形成环状的第四掺杂区350环绕于第三掺杂区360周围。第四掺杂区350经由导电孔、导电线380电性连接至第二电源线 VSS。当静电放电事件发生在焊垫111时，负脉冲静电放电电压可以从第二电源线VSS、 导电线380、第四掺杂区350、集成电路基板410、第三掺杂区360汲取静电放电电流。应用本实施例者可以视其设计需求而更改上述的教示内容。例如，若要以N型集成电路基板实现上述集成电路基板410，则基体310可以是P型掺杂阱，第一掺杂区340与第四掺杂区350可以是N型重掺杂区，而第二掺杂区321-323与第三掺杂区360可以是P 型重掺杂区。在此实施例中，第二掺杂区321、322与323经由导电孔(例如331与333)与导电线370电性连接至电源线VSS，而第四掺杂区350经由导电孔、导电线380电性连接至电源线VDD。当正脉冲静电放电事件发生在焊垫111时，静电放电电流可以经由第三掺杂区360、集成电路基板410、第四掺杂区350、导电线380而被导引至电源线VDD。当负脉冲静电放电事件发生在焊垫111时，静电放电电子流可以从导电孔332、第一掺杂区340、基体 310、第二掺杂区321-323、导电线370而被导引至电源线VSS。若焊垫111被用来做为集成电路的电源焊垫(power pad)，则图3与图4中导电线380、第四掺杂区350、第三掺杂区360可以被省略。在此应用例下，图3与图4中的焊垫 111电性连接至集成电路内的第二电源线VSS。图5是依据本发明另一实施例说明焊垫111 被用来做为电源焊垫时，静电放电保护结构的等效电路示意图。请参照图4与图5，当焊垫 111电性连接至第二电源线VSS，且导电线380、第四掺杂区350、第三掺杂区360被省略时， 于第一掺杂区340与基体310之间的PN接面可以等效于图5所示于第一电源线VDD与第二电源线VSS之间的静电放电保护元件112。图6是依照本发明另一实施例说明图1所示静电放电保护元件112、113与焊垫 111的布局结构俯视示意图。图7是依照本发明实施例说明图6所示静电放电保护结构沿剖面线B-B’的剖面示意图。图6与图7的大部分内容可以参照图3与图4的相关说明。 与图3、4所示实施例的不同处在于，图6与图7所示实施例中，第一导电型为P型掺杂导电型，而第二导电型为N型掺杂导电型。另外，图3与图4实施例中所述第一电源线与第二电源线分别是电源线VDD与电源线VSS，而图6与图7所示实施例中第一电源线与第二电源线分别是电源线VSS与电源线VDD。请参照图6与图7，寄生二极管113’的基体为P型集成电路基板410，而寄生二极管112’的基体为配置于集成电路基板410内的N型掺杂阱610。第一掺杂区640为N型重掺杂区(N+area)。第一掺杂区640配置于集成电路基板410中，因此于第一掺杂区640与集成电路基板410之间的PN接而形成一个寄生二极管 113’。此寄生二极管113’可以等效于图1所示静电放电保护元件113。于集成电路基板410的垂直投影方向上，焊垫111的全部配置于第一掺杂区640 中。焊垫111通过导电孔332电性连接至第一掺杂区640。第二掺杂区621、622与623为 P型重掺杂区(P+area)。第二掺杂区621、622与623配置于集成电路基板410中且于第一掺杂区640外。第二掺杂区621、622与623经由导电孔(例如331与333)与导电线370 电性连接至电源线VSS。第二掺杂区621、622与623环绕于第一掺杂区640周围。于其它实施例中，第二掺杂区621、622与623可以是形成U形且环绕于第一掺杂区640周围的单一个P型重掺杂区。或者，第二掺杂区621、622与623可以是形成环状且环绕于第一掺杂区640周围的单一个P型重掺杂区。N型掺杂阱610配置于集成电路基板410中且于第一掺杂区640外。第三掺杂区 660为P型重掺杂区，配置于N型掺杂阱610中，因此于第三掺杂区660与N型掺杂阱610 之间的PN接面形成另一个寄生二极管112’。此寄生二极管112’可以等效于图1所示静电放电保护元件112。第三掺杂区660电性连接至焊垫111。第四掺杂区650为N型重掺杂区，配置于N型掺杂阱610中且于第三掺杂区660外。于本实施例中，形成环状的第四掺杂区650环绕于第三掺杂区660周围。第四掺杂区650经由导电线380电性连接至电源线 VDD。当正脉冲静电放电事件发生在焊垫111时，静电放电电流可以经由第三掺杂区 660、N型掺杂阱610、第四掺杂区650、导电线380而被导引至电源线VDD。当负脉冲静电放电事件发生在焊垫111时，静电放电电子流可以从导电孔332、第一掺杂区640、集成电路基板410、第二掺杂区621-623、导电线370而被导引至电源线VSS。应用本实施例者可以视其设计需求而更改上述图6、图7所揭示内容。例如，若要以N型集成电路基板实现上述图6、图7的集成电路基板410，则掺杂阱610可以是P型掺杂阱，第一掺杂区640与第四掺杂区650可以是P型重掺杂区，而第二掺杂区621-623与第三掺杂区660可以是N型重掺杂区。在此实施例中，第二掺杂区621-623经由导电孔(例如331与333)与导电线370电性连接至电源线VDD，而第四掺杂区650经由导电孔、导电线 380电性连接至电源线VSS。当正脉冲静电放电事件发生在焊垫111时，静电放电电流可以经由导电孔332、第一掺杂区640、集成电路基板410、第二掺杂区621-623、导电线370而被导引至电源线VDD。当负脉冲静电放电事件发生在焊垫111时，静电放电电子流可以从第三掺杂区660、掺杂阱610、第四掺杂区650、导电线380而被导引至电源线VSS。若焊垫111被用来做为集成电路的电源焊垫，则图6与图7中导电线380、N型掺杂阱610、第四掺杂区650、第三掺杂区660可以被省略。在此应用例下，图6与图7中的焊垫111电性连接至集成电路内的电源线VDD。图8是依据本发明另一实施例说明焊垫111 被用来做为电源焊垫时，静电放电保护结构的等效电路示意图。请参照图7与图8，当焊垫111电性连接至第二电源线VDD，且导电线380、N型掺杂阱610、第四掺杂区650、第三掺杂区660被省略时，于第一掺杂区640与集成电路基板410之间的PN接面可以等效于图8所示于电源线VDD与电源线VSS之间的静电放电保护元件113。图9是依照本发明另一实施例说明静电放电保护结构的剖面示意图。图9的大部分内容可以参照图7的相关说明。与图7所示实施例的不同处在于，图9所示实施例包括深阱910与基体920。深阱910为N型深阱(DEEP-NWELL)，而基体920为P型掺杂阱。深阱910配置于集成电路基板410内。基体920配置于深阱910内。请参照图9，第一掺杂区640、第二掺杂区621、622与623配置于基体920中。因此，于第一掺杂区640与基体920之间的PN接面形成一个寄生二极管113’。此寄生二极管 113’可以等效于图1所示静电放电保护元件113。第三掺杂区660与第四掺杂区650配置于深阱910中且于基体920外。因此，于第三掺杂区660与深阱910之间的PN接面形成另一个寄生二极管112’。此寄生二极管112’可以等效于图1所示静电放电保护元件112。应用本实施例者可以视其设计需求而更改上述图9的教示内容。例如，若要以N型集成电路基板实现上述图9的集成电路基板410，则深阱910可以是P型深阱 (DEEP-PWELL)，基体920可以是N型掺杂阱，第一掺杂区640与第四掺杂区650可以是P型重掺杂区，而第二掺杂区621-623与第三掺杂区660可以是N型重掺杂区。在此实施例中， 第二掺杂区621-623经由导电孔(例如331与333)与导电线370电性连接至电源线VDD， 而第四掺杂区650经由导电孔、导电线380电性连接至电源线VSS。当正脉冲静电放电事件发生在焊垫111时，静电放电电流可以经由导电孔332、第一掺杂区640、基体920、第二掺杂区621-623、导电线370而被导引至电源线VDD。当负脉冲静电放电事件发生在焊垫111 时，静电放电电子流可以从第三掺杂区660、深阱910、第四掺杂区650、导电线380而被导引至电源线VSS。综上所述，上述诸实施例利用焊垫111下方的空间，配置了与焊垫111电性连接的第一掺杂区340 (或640)，并利用第一掺杂区340 (或640)与基体310 (或基板410、或基体 920)之间的P-N接面形成一个静电放电保护元件，因而缩减静电放电防护电路的面积。再者，由于将第一掺杂区340(或640)配置在焊垫111下方，因此大幅缩短焊垫111与静电放电保护元件之间的电性路径距离，进而提高静电放电防护能力。另外，即使焊垫111的打线垂直应力太大而使焊垫111接触到集成电路基板410的第一掺杂区340 (或640)，依然不影响此集成电路的功能，所以可以提高生产良率。虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求范围所界定的为准。
权利要求
1.一种静电放电保护结构，其特征在于，包括 一基体，其为一第一导电型；一焊垫，配置于该基体上；一绝缘层，配置于该基体与该焊垫之间；一第一掺杂区，其为一第二导电型，配置于该基体中，其中于该基体的垂直投影方向上，该焊垫的全部配置于该第一掺杂区中；以及一导电孔，配置于该第一掺杂区与该焊垫之间并且贯穿该绝缘层，其中该焊垫通过该导电孔电性连接至该第一掺杂区。
2.如权利要求1所述的静电放电保护结构，其特征在于，其中当该第二导电型为P型时，该第一导电型为N型。
3.如权利要求1所述的静电放电保护结构，其特征在于，其中当该第二导电型为N型时，该第一导电型为P型。
4.如权利要求1所述的静电放电保护结构，其特征在于，还包括一第二掺杂区，其为该第一导电型，配置于该基体中且于该第一掺杂区外，其中该第二掺杂区电性连接至一第一电源线。
5.如权利要求1所述的静电放电保护结构，其特征在于，其中该基体为一集成电路基板。
6.如权利要求5所述的静电放电保护结构，其特征在于，还包括 一第一阱，其为该第二导电型，配置于该基体中且于该第一掺杂区外；一第三掺杂区，其为该第一导电型，配置于该第一阱中，其中该第三掺杂区电性连接至该焊垫；以及一第四掺杂区，其为该第二导电型，配置于该第一阱中且于该第三掺杂区外，其中该第四掺杂区电性连接至一第二电源线。
7.如权利要求1所述的静电放电保护结构，其特征在于，其中该基体为配置于一集成电路基板内的一阱，该集成电路基板为该第二导电型。
8.如权利要求7所述的静电放电保护结构，其特征在于，还包括一第三掺杂区，其为该第一导电型，配置于该集成电路基板中且于该基体外，其中该第三掺杂区电性连接至该焊垫；以及一第四掺杂区，其为该第二导电型，配置于该集成电路基板中且于该基体与该第三掺杂区外，其中该第四掺杂区电性连接至一第二电源线。
9.如权利要求1所述的静电放电保护结构，其特征在于，还包括 一深阱，其为该第二导电型，配置于一集成电路基板内；其中该基体配置于该深阱内。
全文摘要
一种静电放电保护结构，包括焊垫、基体、绝缘层、第一掺杂区、以及导电孔。基体为第一导电型，而第一掺杂区为第二导电型。焊垫配置于基体上。绝缘层配置于基体与焊垫之间。第一掺杂区配置于基体中。于基体的垂直投影方向上，该焊垫的全部配置于该第一掺杂区中。导电孔配置于第一掺杂区与焊垫之间。焊垫通过该导电孔电性连接至第一掺杂区。
文档编号H01L27/02GK102386181SQ201010267840
公开日2012年3月21日 申请日期2010年8月27日 优先权日2010年8月27日
发明者容光宇 申请人:硕颉科技股份有限公司