专利名称：具有静电放电及防电磁波干扰的封装件的制作方法
技术领域：
本发明涉及一种封装件，尤其涉及一种具有静电放电及避免电磁波干扰的封装件。
背景技术：
随着科技的快速发展，各种新的产品不断推陈出新，为了满足消费者方便使用及携带容易的需求，现今各式电子产品无不朝向轻、薄、短、小发展；其中，半导体封装件 (Semiconductor Package)为一种将半导体芯片(chip)电性连接在一封装基板的承载件上，再以例如环氧树脂的封装胶体包覆该半导体芯片及承载件，以通过该封装胶体保护该半导体芯片及承载件，并避免外界水气或污染物的侵害，再在该封装胶体上罩设一金属壳的覆盖构件；或仅在该半导体芯片及承载件上罩设一金属壳的覆盖构件，以通过该覆盖构件保护该半导体芯片免受外界影响(如静电放电(ESD)等)而受损，并通过该覆盖构件阻挡内外部的电磁干扰(Electro-Magnetic Interference, EMI)及电磁兼容性 (Electro-Magnetic Compatibility, EMC)。而现有的封装构件或系统级封装(System in Package，SiP或System Integrated Package, SIP)的接地系统，通过该设于外部的覆盖构件与其自身的接地结构电性连接，再与系统大地电性连接，从而导除外部的电磁及静电电荷。第5，166，772号美国专利提出一种具有网状金属罩盖的半导体封装件。如图IA 及IB所示，该第5，166，772号美国专利所揭示的半导体封装件在基板10上接置一网状金属罩盖(Meshed Metallic Siield) 12，将芯片11收纳其中，再以封装胶体13将该网状金属罩盖12及芯片11完全包覆。该半导体封装件通过该网状金属罩盖12的提供，以遮蔽芯片 11所产生的电磁波干扰或由外部装置所产生的电磁波干扰，其中，该网状金属罩盖12电性连接该基板10的接地线路14。请参阅图2，为第6，187,613号美国专利所揭示的另一现有半导体封装件的剖视示意图。如图所示，在基板10上通过凸块15以倒装片(flip-chip)方式接置一芯片11，又在该基板10及芯片11上黏附盖设一金属箔16，且在该金属箔16与基板10之间填充封装胶体13。该半导体封装件通过该外设于封装胶体13上的金属箔16，以遮蔽芯片11所产生的电磁波干扰或由外部装置所产生的电磁波干扰。但是，上述的这些封装件的接地方式，都通过网状金属罩盖或金属箔电性连接至芯片及主/被动元件的接地线路，当半导体封装件接置于电路板上时，若该网状金属罩盖或金属箔带有静电，则该静电会沿该接地线路的路径朝电路板及芯片及主/被动元件传导，静电传导至芯片及主/被动元件时发生静电释放，就容易造成芯片及主/被动元件损坏。再者，该网状金属罩盖或金属箔连接到系统大地的路径过长，尤其现有基板10小于六层线路时，因线路过多致使该接地线路的接地效果降低，使得电荷不易释放，而有可能导致该芯片或其它主/被动元件内部损坏。
因此，如何提供一种封装件，能避免内部的芯片或主/被动元件被静电破坏，且具有良好的静电防护并兼具放电与防电磁波干扰的功能，实为一重要课题。
发明内容
鉴于上述现有技术的种种缺失，本发明揭露一种具有静电防护及防电磁波干扰的封装件，包括承载件，具有相对的第一及第二表面，且该承载件具有电性绝缘的第一接地结构及第二接地结构；至少一个半导体元件，接置于该承载件的第一表面上，且电性连接至该承载件及其第一接地结构；以及覆盖构件，盖设于该承载件第一表面上以覆盖该半导体元件，且该覆盖构件电性连接该第二接地结构。在上述的封装件中，该第二接地结构设于该承载件的周围或四个角落，该承载件的第二表面植设有多个导电元件，且各该导电元件电性连接该第一接地结构及第二接地结构。在一具体实施例中，该第二接地结构直接贯穿该第一及第二表面的导电孔，且该覆盖构件接置在该导电孔在第一表面的终端。上述的具有静电放电及防电磁波干扰的封装件，该承载件还具有内部线路。根据上述的封装件，该半导体元件以引线接合(wire bonding)方式或倒装片 (flip-chip)方式电性连接该承载件的内部线路及第一接地结构；该半导体元件选自如芯片的主动元件、被动元件或其二者；该被动元件为电容、电阻或电感。根据上所述的封装件，该第二表面上设有虚垫，该第二接地结构电性连接该虚垫， 且该虚垫位于该承载件周围或四个角落以外的位置。又在上述的封装件中，还包括封装材料，包覆该半导体元件，且该覆盖构件形成于该封装材料上。所述的具有静电放电及防电磁波干扰的封装件，还包括封装材料，包覆该覆盖构件。由上可知，本发明具有静电防护及防电磁波干扰的封装件的该承载件具有电性绝缘的第一及第二接地结构，使该半导体元件及覆盖构件分别电性连接该第一接地结构及第二接地结构，当封装件接置于电路板时，若覆盖构件带有静电，令静电荷能由该覆盖构件经第二接地结构直接传导至电路板，而不会经由该第一接地结构，使该半导体元件不会受到静电释放的影响而得到保护；且能通过该覆盖构件阻挡外部的电磁波及射频等干扰，并通过该第二接地结构释放电荷，以避免该半导体元件受干扰。
图IA及IB为第5，166，772号美国专利所揭示的半导体封装件的立体示意图；图2为美国专利第6，187，613号所揭露的半导体封装件的剖视示意图；图3AJB及3C为本发明具有静电放电及防电磁波干扰的封装件的不同实施例的剖视示意图；图4A及4B为本发明具有静电放电及防电磁波干扰的封装件的承载件的仰视图； 以及图4B’是具有图4B承载件的本发明封装件的剖视图。
主要组件符号说明10 基板12网状金属罩盖14接地线路16金属箔31承载件311第一接地结构31a 第一表面32半导体元件321 芯片341 导线331接触部313,313'焊垫
31b第二表面 33覆盖构件 322被动元件 35导电元件 312a导电孔 36电路板
13封装胶体 15,342凸块 20封装件 310内部线路
312第二接地结构
11芯片37a、37b 封装材料
具体实施例方式以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。请参阅图3A、3B及3C，为本发明的具有静电放电及防电磁波干扰的封装件的不同实施例的剖视示意图。本发明提供一种具有静电放电及防电磁波干扰的封装件，包括承载件31、至少一个半导体元件32及覆盖构件33。所述的承载件31，包括球栅阵列基板(BGA substrate)或平面栅阵列式(LGA)基板，该承载件31具有相对的第一表面31a及第二表面31b，且该承载件31具有内部线路 310 (包含信号与电力部分)、及电性绝缘的第一接地结构311与第二接地结构312。所述的半导体元件32选自如芯片321的主动元件、被动元件322、或其二者，该被动元件322为电容、电阻或电感；且该半导体元件32接置于该承载件31的第一表面31a上， 并且以引线接合方式的导线341(如图3A所示)或倒装片方式的凸块(bump) 342(如图;3B 所示)电性连接该承载件31的内部线路310及第一接地结构311。所述的覆盖构件33，盖设于该承载件31的第一表面31a上以覆盖该半导体元件 32上，且该覆盖构件33电性连接该第二接地结构312。上述的封装件可先进行模压(molding)以形成包覆该半导体元件32的封装材料 37a,再在该封装材料37a上溅镀金属层以形成该覆盖构件33 (如图3A与所示)；或者， 在盖设已预先成型的该覆盖构件33之后，再进行第二次模压以形成包覆该覆盖构件33的封装材料37b (如图3C所示)。在优选实施例中，该第二接地结构312直接贯穿该第一表面31a及第二表面31b 的导电孔312a，以缩短电性传导路径，且该覆盖构件33接置在该导电孔31 在第一表面 31a的终端。根据上述的封装件，该承载件的第二表面31b植设有多个导电元件35，该导电元件35可为焊球、焊针或焊垫，且各该导电元件35电性连接该内部线路310、第一接地结构 311及第二接地结构312 ；然后将封装件接置于电路板36上，使半导体元件32的信号或电力可通过内部线路310及导电元件35传导，并通过第一接地结构311电性连接至电路板36 的接地结构(未图示)，而覆盖构件33可通过第二接地结构312及导电元件35以电性连接该电路板36。又依上所述，该导电元件35直接设于该第二接地结构312的下方，且该第二接地结构312垂直穿设于该覆盖构件33的下方，从而缩短传导路径，从而能加速电荷释放的速度。由上述可知，该半导体元件32电性连接该承载件31的第一接地结构311，而该覆盖构件33电性连接该第二接地结构312，当封装件接置于电路板36时，若覆盖构件33或封装件带有静电时，则该静电荷能由该覆盖构件33经第二接地结构312直接朝电路板36释放排除，而不会经由第一接地结构311，使该半导体元件32不会受到静电电荷的影响，从而使该半导体元件32能得到保护而不致于损坏。再者，能通过该覆盖构件33阻挡外部的电磁干扰(EMI)及电磁兼容性(EMC)，并通过该第二接地结构312释放电荷，以避免该半导体元件32受干扰；而该半导体元件32内部的静电荷、电磁波、及射频等干扰则能单独由该第一接地结构311进行释放，从而以保护该半导体元件32。请参阅图4A及4B，为该承载件31的仰视图；如图4A所示，在此优选实施例中，该第二接地结构312在第二表面31b上所连接的焊垫313设于该承载件31的周围或四个角落，从而提供该覆盖构件33以其延伸至四周或角落的接触部331 (如图3A至3C所示)电性连接该第二接地结构312与焊垫313。具体实施上，该第二接地结构312可为设于该承载件31的周围或四个角落的导电孔31加。同理，连接该第二接地结构312的导电元件35也对应设于该承载件31第二表面31b的周围或四个角落的焊垫313上。在图4B及4B’所示的另一实施例中，该第二接地结构312在第二表面31b上所连接的焊垫313’也可设于该承载件31的周围或四个角落以外的位置，例如较为内排的位置， 且该焊垫313’可为虚垫(dummy pad)，只要其所电性连接的第二接地结构312与第一接地结构311为独立且电性绝缘即可。综上所述，本发明具有静电放电及防电磁波干扰的封装件的该承载件具有电性隔绝的第一接地结构及第二接地结构，使该半导体元件电性连接该承载件的第一接地结构， 而该覆盖构件电性连接该第二接地结构，当封装件接置于电路板时，若覆盖构件带有静电， 该静电荷能由该覆盖构件经第二接地结构直接传导至电路板，而不会经由该第一接地结构，使该半导体元件不会受到静电释放的影响而得到保护，不致于损坏；且能通过该覆盖构件阻挡外部的电磁波及射频等干扰，并通过该第二接地结构释放电荷，以避免该半导体元件受干扰。上述实施例用以示例性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求所列。
权利要求
1.一种具有静电放电及防电磁波干扰的封装件，其特征在于，包括承载件，具有相对的第一及第二表面，且该承载件具有电性绝缘的第一接地结构及第二接地结构；至少一个半导体元件，接置于该承载件的第一表面上，且电性连接至该承载件及其第一接地结构；以及覆盖构件，盖设于该承载件第一表面上以覆盖该半导体元件，且该覆盖构件电性连接该第二接地结构。
2.根据权利要求1所述的具有静电放电及防电磁波干扰的封装件，其特征在于，该第二接地结构设于该承载件的周围或四个角落。
3.根据权利要求2所述的具有静电放电及防电磁波干扰的封装件，其特征在于，该承载件的第二表面植设有多个导电元件，且各该导电元件电性连接该第一接地结构及第二接地结构。
4.根据权利要求2所述的具有静电放电及防电磁波干扰的封装件，其特征在于，该第二接地结构直接贯穿该第一及第二表面的导电孔，且该覆盖构件接置在该导电孔在第一表面的终端。
5.根据权利要求1所述的具有静电放电及防电磁波干扰的封装件，其特征在于，该承载件还具有内部线路。
6.根据权利要求5所述的具有静电放电及防电磁波干扰的封装件，其特征在于，该半导体元件以弓I线接合方式或倒装片方式电性连接该承载件的内部线路及第一接地结构。
7.根据权利要求1所述的具有静电放电及防电磁波干扰的封装件，其特征在于，该半导体元件选自主动元件、被动元件、或其二者。
8.根据权利要求1所述的具有静电放电及防电磁波干扰的封装件，其特征在于，该第二表面上设有虚垫，该第二接地结构电性连接该虚垫。
9.根据权利要求8所述的具有静电放电及防电磁波干扰的封装件，其特征在于，该虚垫位于该承载件周围或四个角落以外的位置。
10.根据权利要求1所述的具有静电放电及防电磁波干扰的封装件，其特征在于，还包括封装材料，包覆该半导体元件，且该覆盖构件形成于该封装材料上。
11.根据权利要求1所述的具有静电放电及防电磁波干扰的封装件，其特征在于，还包括封装材料，包覆该覆盖构件。
全文摘要
本发明涉及一种具有静电放电及防电磁波干扰的封装件，包括具有电性绝缘的第一及第二接地结构的承载件；接置于该承载件的一个表面上并电性连接该第一接地结构的半导体元件；以及盖设于该承载件及半导体元件上并电性连接该第二接地结构的覆盖构件。本发明使该半导体元件与覆盖构件分别电性连接该第一及第二接地结构，以个别导除静电及电磁波的电荷，并防止该半导体元件被静电破坏，而能提高成品率及避免短路的发生。
文档编号H01L23/60GK102446870SQ20101050868
公开日2012年5月9日 申请日期2010年10月13日 优先权日2010年10月13日
发明者朱恒正, 杨超雅, 蔡宗贤, 钟兴隆 申请人:矽品精密工业股份有限公司