专利名称：交错柱超级结的制作方法
技术领域：
本发明主要涉及金属氧化物半导体场效应管(MOSFET)，更确切地说，是交错超级 结器件及其制备过程。
背景技术：
功率MOSFET典型应用于需要功率转换和功率放大的器件中。对于功率转换器件 来说，市场上可买到的代表性的器件就是双扩散MOSFET (DM0SFET)。在一个典型的晶体管 中，大部分的击穿电压BV都由漂流区承载，为了提供较高的击穿电压BV，漂流区要低掺杂。 然而，低掺杂的漂流区会产生高导通电阻&s-。n。对于一个典型的晶体管而言，1,与阶2 5 成正比。因此，对于传统的晶体管，随着击穿电压BV的增加，Rds_on也急剧增大。超级结是一种众所周知的半导体器件。超级结晶体管提出了一种可以在维持很高 的断开状态击穿电压(BV)的同时，获得很低的导通电阻(I ds_。n)的方法。超级结器件含有 形成在漂流区中的交替的P-型和N-型掺杂立柱。在MOSFET的断开状态时，在相对很低的 电压下，立柱就完全耗尽，从而能够维持很高的击穿电压(立柱横向耗尽，因此整个ρ和η 立柱耗尽)。对于超级结，导通电阻Rds_。n的增加与击穿电压BV成正比，比传统的半导体结 构增加地更加缓慢。因此，对于相同的高击穿电压(BV)，超级结器件比传统的MOSFET器件 具有更低的&s-。n(或者，相反地，对于特定的Rds_。n，超级结器件比传统的MOSFET具有更高的 BV)。无箝位感应开关(UIS)是一种对环境敏感的元件，用于说明功率MOSFET在雪崩模 式(当功率MOSFET的漏源电压超过大块击穿电压时)中，承受电流而不造成永久性损坏的 能力。UIS通常用于测量MOSFET的耐用性。为了获得高UIS，关键点之一就是确保在有源 区击穿之前，MOSFET的终止区不击穿。有源区覆盖的面积比终止区大得多，因此有源区所 能承受的雪崩电流比终止区大得多。在传统的超级结器件中，可能存在由工艺变化或较低 的终止或角区BV引起的不稳定的UIS。此外，当要在一个公共晶片中形成多个超级结器件 时，由于整个晶片上的工艺变化，Rds_。n和BV可以互不相同。正是在这一前提下，提出了本发明的各种实施例。
发明内容
本发明的目的是提出一种新的交错柱垂直超级结半导体器件及其制备方法，能有 效解决上述现有技术中的困难和局限。本发明的这些实施例涉及一种交错柱垂直超级结半导体器件，该器件含有一个带 有一个或多个器件单元的有源区。有源单元(或主要)区域中的每个器件单元，都含有一个 第一导电类型的第一半导体层(例如半导体衬底)。第一导电类型的第二半导体层(例如 外延层)位于衬底上方。第一掺杂立柱形成在第二半导体层中，到达第一深度，第二掺杂立 柱形成在第二半导体层中，到达第二深度。第一深度比第二深度深一个单位深度。第一和第 二立柱用相同的第二导电类型的掺杂物掺杂，并沿着第二半导体层的厚度部分延伸。通过作为漂流区的一部分第二半导体层，第一和第二立柱相互分开。本发明的其他实施例涉及， 使器件主要部分中第二导电类型的其中一个立柱的深度，小于器件终止部分中第二导电类 型的立柱的深度。本发明的一些其他实施例涉及一种交错柱超级结半导体器件的制备方法。依据 该方法，在与具有第一导电类型的掺杂物掺杂在一起的第一半导体层的表面上使用第一掩 膜。该第一掩膜所形成的图案，在对应第一立柱的位置处有开口，对应第二立柱的位置处没 有开口。具有第二导电类型的掺杂物，可以通过开口植入，以形成第一植入区。第二半导体 层可以生长在第一半导体层上方，并与第一导电类型的掺杂物掺杂在一起。在第二半导体 层的表面上使用第二掩膜。该第二掩膜所形成的图案，在对应第一和第二立柱的位置处都 有开口。在第二半导体层中植入第二导电类型的掺杂物，通过对应第一和第二立柱位置处 的开口，形成第二植入区。重复该工艺，直到立柱达到所需的高度(或深度)。然后，扩散第 二导电类型的掺杂物，形成被第一导电类型的漂流区隔开的第二导电类型的立柱。充分掺 杂第二导电类型的立柱，使它们同附近的第一导电类型的漂流区，在水平方向上电荷平衡。 然而，由于第二立柱延伸地不如第一立柱深，因此第二立柱下面的区域没有充分达到电荷 平衡，这会改变BV和Rds,的特性。参照以下附图并阅读本发明的较佳实施例的详细说明之后，本发明的这些以及其 他特点和优势，对于本领域的技术人员而言，无疑将显而易见。
图1表示一种现有技术的MOSFET器件的剖面图。图2表示一种现有技术的超级结MOSFET器件的剖面图。图3A表示依据本发明的一个实施例，一种超级结MOSFET器件的剖面图。图;3B表示图3A所示的那类超级结MOSFET器件的超级结结构的剖面图。图4A表示依据本发明的一个实施例，一种利用有源区和终止区中的交错柱超级 结结构的半导体器件的一部分的俯视图。图4B-4C表示交错柱的可选结构的俯视图。图4D-4E表示依据本发明的一个实施例，一种利用有源区和终止区中的交错柱超 级结结构的半导体器件的一部分的剖面图。图5A-50表示依据本发明的一个实施例，一种制备超级结MOSFET器件方法的剖面 图和俯视图。图6A-6C表示三种不同类型的超级结MOSFET的剖面图。图7A表示图6A-6C所示的三种不同类型的超级结的BV与P-立柱电荷平衡的变 化关系图。图7B表示图6A-6C所示的三种不同类型的超级结的Rds_。n与P-电荷的变化关系 图。
具体实施例方式以下结合图3A 图7B，详细说明本发明的优选实施例。尽管为了解释说明，以下详细说明包含了许多具体细节，但是本领域的任何技术人员都应理解基于以下细节的多种变化和修正都属本发明的范围。因此，本发明的典型实 施例的提出，对于请求保护的发明没有任何一般性的损失，而且不附加任何限制。图1表示一种典型的传统垂直DMOS场效应管(FET)器件的一个单单元100的剖 面图。DMOS FET的特点在于，含有许多个这样的单元。单元100的垂直FET结构(在本例 中为N-通道)形成在N+衬底102上，N+衬底102作为漏极区。N-外延层或N-漂流区104 位于衬底102上方。结构100也含有P-本体区106、N+源极区108、N+多晶硅栅极区112， 以及沉积在N+多晶硅栅极112下方的栅极氧化物110。然而，这种器件的设计要在低导通 电阻(当栅极开启时，漏极和源极之间的电阻)与高击穿电压(当栅极关闭时，源极和漏极 击穿时的电压)作出取舍，这通常与漂流区104的浓度和厚度有关。图2表示一种超级结DMOS场效应管(FET)器件的一个单元200的剖面图。单元 200的垂直FET结构形成在N+衬底102上，N+衬底102作为一个漏极区。然而，在超级结 晶体管中，P-型206和N-型204的交替立柱用于代替标准漂流区。N-型立柱204可以从 N-外延层的部分开始形成，靠近P-型立柱206。与结构100类似，结构200也含有P-本体 区106、N+源极区108、N+多晶硅栅极区112，以及沉积在N+多晶硅栅极112下方的栅极氧 化物110。使交替立柱204和206的尺寸与掺杂程度，在水平方向上同附近的立柱达到电荷 平衡。当MOSFET处于开启状态时，N-型立柱204允许垂直方向上的漂流电流通过。对于典 型的晶体管而言，立柱的浓度可以比漂流区的浓度大得多，也就是说，在开启状态时，立柱 的导通电阻较低。在关闭状态，当栅极断开时，P-型立柱206(连接到源极电压)和N-型 立柱204(连接到漏极电压)之间的电压差升高，导致立柱在水平方向上相互耗尽，从而大 幅提升了器件的击穿电压。由于MOSFET器件处于开启状态时，降低了漂流路径(以及电阻)，因此缩减N-型 立柱204的深度(缩短N-型立柱204中的电流路径)，对于降低MOSFET的导通电阻非常 有效。但是，缩减N-型立柱204的深度后，由于没有足够的耗尽区，耗尽层中的电场强度立 即达到硅的最大(临界)值，因此会使电压较低时，发生关闭状态击穿。然而，在具有高击 穿电压的半导体器件中，较深的N-型立柱204会提高Rds_。n。因此，MOSFET的导通电阻和击 穿电压之间，仍然存在一种取舍关系，如上所述，这种取舍比在传统的DM0SFET中要容易得 多。带有超级结的话，&s-。n大约与BV成正比。击穿电压由耗尽层维持，耗尽层从P-型立 柱206和N-型立柱204之间的PN-结开始延伸。当电荷完全平衡时，立柱将在水平方向上 完全耗尽。当N-型立柱204和P-型立柱206越深，击穿电压也随之增加。图2所示类型的超级结器件可以量产，通过利用多层(例如六层)、连续的外延生 长和植入，形成间隔的P-立柱，用于平衡外延N-型漂流区中的电荷，P-立柱就形成在该外 延N-型漂流区中。通过一个植入掩膜，在每个连续的外延层中植入离子。其特点是同一 个掩膜可以重复使用于每个外延层的植入，以制备P-立柱。超级结结构(例如选择性地掺杂立柱)可以用于晶体管器件晶片中的有源器件单 元和终止区中。这需要终止区中的击穿电压高于有源器件单元中的击穿电压。击穿发生在 有源器件单元中，要比发生在终止区中更好，这是因为击穿电流可以在一个更大的范围上 传输，从而将损害降至最低。但是，工艺的变化常常会使终止区中的BV低于有源器件单元 中的BV。而且，我们需要尽可能高的击穿电压，以及尽可能低的Rds_。n。鉴于上述原因，这些都是相互矛盾的要求。用传统的超级结结构来满足这些要求，涉及到要使终止区中的立柱 更深，有源器件单元中的立柱更浅。依据本发明的一个实施例，一种实用的解决该问题的方案就是带有交错柱深度的 超级结器件。带有交错柱深度的超级结器件图3A表示一种交错柱超级结DMOS场效应管(FET)器件的单单元300的剖面图。 与单元200的结构类似，单元300也形成在作为漏极区的N+衬底102上，并具有P-本体区 106、N+源极区108、N+多晶硅栅极区112，以及沉积在N+多晶硅栅极112下方的栅极氧化 物110。单元300含有P-型306、308和N-型304的交替立柱，用于代替标准漂流区。N-型 立柱304是由位于P-型立柱306、308附近的N-型外延层的区域构成的。使交替立柱304、 306和308的尺寸与掺杂程度，在水平方向上同附近的立柱达到电荷平衡。当MOSFET处于 开启状态时，N-型立柱304作为使漂流电流垂直传输的区域。对于一个典型的晶体管，立 柱的浓度可以比漂流区的浓度大得多，以便在开启状态时，能够具有较低的导通电阻。在本发明的一些实施例中，某些P立柱306、308已经交错，也就是深度不同。图 表示图3A所示类型的交错柱超级结结构320的一个示例的剖面图。如图:3B所示，P立柱 308为6个单位深度，P立柱306为7个单位深度。一个单位深度可以是5_15微米(μ m)， 更确切地说是6-7 μ m，这仅作为示例，不作为局限。还可选择，在衬底102和P立柱306之 间，形成一个缓冲310。适当的设计(例如缓冲310的厚度为5-15 μ m)可以改善BV、工艺 窗口以及UIS性能。可以用N-型硅来制备缓冲310，这仅作为示例，不作为局限。还可选 择，P立柱306 —直向下延伸到衬底102。由于超级结结构的交错或非对称，因此N-型立柱 304靠近P-型立柱308底部、仅有6个单位深度的区域，将不会完全耗尽，从而不仅降低了 击穿电压BV，而且也降低了 Rds_。n。MOSFET的源极和栅极可以通过标准工艺，形成在立柱306、308的上方。另一种方 案是，只要MOSFET的本体区303延伸到接触P立柱306和308顶部的地方，就可以选择在 形成P-型立柱时，不植入最上面一层，为P立柱306留下6个单位深度，为P立柱308留下 5个单位深度。由于器件的曲率以及电场，终止区中(尤其是在器件的边缘附近)的BV往往较 低，导致电场较高，对应的BV较低。通过调整在器件不同区域中的P立柱的交错程度，可以 略微降低有源区(器件的中间)中的击穿电压，有源区中需要较低的Rds_。n，同时在终止区中 保持高击穿电压(终止区中所形成的全部P立柱都达到完整的7个单位深度)。带有交错和传统超级结的器件在一个公共器件晶片上，利用交错超级结器件和非交错(即传统的)超级结结构 可以对晶片的不同部分，调节BV和I ds_。n之间的平衡关系。图4A表示在一个有源单元和终 止区中使用交错柱超级结结构的一种半导体器件400的可能的布局，这仅作为示例，不作 为局限。器件400可以形成在半导体衬底上的层中。可以将层的选定部分形成图案或掺杂 离子，以制备多个有源单元402和终止区404。为了简便，图4A所示的布局中仅表示了超级 结立柱，金属层、氧化物、源极和本体区等其他特征都已省略。如图4D所示，有源单元402含 有一个或多个图3A-;3B所示类型的交错单元超级结晶体管器件300。P型立柱306比立柱 308更深，这两个P型立柱可以在有源区402中的一个行内交替互换。位于P-型立柱306和308附近的N-型外延层304部分，构成N-型立柱，N-型立柱与P-型立柱306和308电 荷平衡。源极金属150通过含有硼磷的硅玻璃BPSG层140中的开口，接触源极区108。终 止区404含有图4E中剖面所示的超级结结构406。超级结晶体管器件300和终止区超级结 结构形成在公共衬底102上，公共衬底102作为有源单元402和终止区404中器件的漏极。 如图4A所示，在终止区中构成超级结结构406的掺杂立柱，在有源单元402的区域附近延 伸。图4B和4C表示有源单元内交错P立柱306和308的可选布局。在图4B中，交错P立 柱306和308构成连续的交替平行行列。在图4C中，交错P立柱306和308在一个交替的 方格图案中。如图4E所示，终止区404中的超级结结构406，含有一个P-型区107、一个N+区 109以及一个或多个P-型立柱410和N-型立柱412。N-型立柱412可以由位于P-型立 柱410附近的N-型外延层304部分构成。终止结构也含有115氧化物、场板125、BPSG 140 以及浮动终止金属151。然而众做周知，这仅是一种可能的终止区的一个示例，要注意的是， 该图更重要的一方面在于，P-型立柱410是平放在终止区404中的，因此其BV比有源单元 402的交错的P-型立柱306和308的BV更高。但是，在本发明范围内的其他示例中却不 一定是如此。在本例中，终止区超级结结构406中的P-型立柱410并不交错，而是形成到 一个统一的深度。例如，该深度的全长为7个单位。相比之下，有源单元402中超级结器件 300的P-型立柱306和308形成交错的深度，例如6个单位和7个单位深度。这使得器件 400可以设计成为在终止区404中具有较高的BV，在有源单元402中具有较低的BV和较低 的Rds_。n。凭借终止区404中较高的BV，无需增加有源单元402中的I ds_。n，就可以稳定UIS。在一些实施例中，通过使角区域414中的有源单元里的超级结器件(见图4A)，就 像终止区那样，带有全深度交替立柱，例如如图2所示，当剩余的有源单元有源区具有交错 深度交替立柱时，同样可以稳定UIS。由于有源单元角区域固有的几何弯曲，其电场会比剩 余的有源单元中的电场高，从而降低击穿电压——在角区域414中形成全深度交替柱，能够 削减这种效应。交错超级结器件的制备本发明的实施例包括上述类型的交错超级结结构和器件的制备方法。图5A-5M表 示依据本发明的一个实施例，制备交错柱超级结器件的工艺示例的剖面图和俯视图。该方 法可以用于制备图3A-;3B和4A-4B所示类型的器件。如图5A所示，制备有源单元501的起始材料包括N+衬底502以及形成在N+衬 底502上方的第一 N-外延层501。N+衬底502含有足量的掺杂物(例如砷)，用于提供 3-5m0hm-cm甚至更低的电阻，方向为<100>。第一 N-外延层504:的厚度约为5 μ m至15 μ m， 掺杂浓度约为5X1014/cm3至5X1015/cm3，在500-600V的应用中，最好采用2X 1015/cm3o N-型掺杂物(例如磷)的总电荷约为lX1012/cm2至3X1012/cm2，在形成(例如外延生长) N-外延层501时，原位掺杂到N-外延层501中。如图5B所示，在第一 N-外延层501上方使用第一掩膜506，以便植入P-型掺杂 物。图5C和5D表示两种可选掩膜5063和50~的俯视图。如图5B-5D所示，每个506a和 50 掩膜都含有位于角或终止区(图中没有表示出)的开口 510，以及位于有源区501的开 口 508。开口 508和510的宽度d约为3 μ m。形成开口 508的图案，确定每个开口 508的 位置，使所形成的最终结构P-立柱带有交错深度。开口 508只位于将要形成全深度P立柱的位置处。P-型掺杂物(例如硼)的剂量约为5X 1012/cm2，通过开口 508和510植入在第 一 N-外延层501上，以便如图5E所示形成第一 P-型植入区511。可以选择将N-型缓冲 511置于P-型植入区5H1和衬底502之间。如图5F所示，第二 N-外延层5042形成在第一 N-外延层5011。然后，如图5G 所示，在第一 N-外延层5042上方使用第二掩膜516，以便植入P-型掺杂物。图5H表示第 二掩膜516的俯视图。如图5F所示，掩膜516为终止区503和有源单元有源区501留有开 口 518、519。开口 518、519的宽度d与第一掩膜相等。形成开口 518和519的图案，使任一 个P-立柱(无论是否全深度)都位于如图5G所示的位置处。图5G也表示图5C的掩膜开 口 508和510的虚线轮廓的位置。通过开口 518和519，在第二 N-型层5042上植入P-型 掺杂物，以便如图51所示，形成P-型植入区5142和520i。图5J4K表示与图5F-5I所示类似的步骤的剖面图。如图5J是，在第二 N-型层 5042上形成第三N-外延层5043。然后在结构N-型层5042上方使用同一个第二掩膜516， 以便植入P-型掺杂物(图中没有表示出)。通过开口 518和519，在第三N-型层5043上 植入P-型掺杂物，并扩散，以便如图涨所示，形成P-型区5143和5202。多次(例如3-5次甚至更多)重复图5F-5I所示的步骤，重复的次数取决于每个 N-外延层504^504等的厚度以及所需的击穿电压。图5L表示一种具有7个N-外延层 504r5047和P-型植入区514广5147和52(^-52(^的实施例的剖面图。利用扩散工艺，将所 有的P-型植入物扩散到P-型区中，形成P-型立柱514和520。图5M表示一种交错柱超级 结结构的剖面图，该结构带有7个单位深度的P-立柱514和6个单位深度的P-立柱520。 终止区所有的立柱都在7个单位全深度(图中没有表示出)，还可以植入终止区。因此，终 止区的BV高于有源区中的BV，提高了 UIS性能。P-立柱514和520的深度交错，使得相比 于具有全深度的立柱，有源区中的所降低。而且，可以利用在这部分有源区中进行全 深度立柱植入，来补偿有源区的角处电场较大、BV较低的问题。此外，通过改变第一P-型区 514!的布局，可以轻松调节击穿电压BV、I ds_。n和UIS性能。可以有选择地改变第一 P-型区 514!的特性，来调节BV、I ds_。n等。与其他P-型区5142等相比，所形成的第一 P-型区5叫 可以更宽或更窄、或更深、或更浅，或具有不同的掺杂浓度。沉积在N+栅极5 下方的P-本体区522、N+源极区524、N+多晶硅栅极区528以 及栅极氧化物526，都可以通过标准方法形成，以完成如图5N所示的交错柱超级结MOSFET 器件530。N-型可选缓冲区511位于全深度P-立柱514的底部和N+衬底502之间。图50为另一种可能的布局结构沿图5N中的0-0线的俯视剖面图，表示与部分深 度P-立柱520交错的全深度P-立柱514，N-外延层504形成在P-立柱520和P-立柱514 之间。图6A表示通过沉积带有7次植入P-型掺杂物的7个N-外延层，形成的一种超级 结结构600的剖面图。如图6A所示，两个P立柱602都是7个单位深度。图6B表示图4和图5L所示类型的交错超级结结构610的剖面图。如图6B所示， 第一立柱614为7个单位深度，但P立柱612仅为6个单位深度。图6C表示通过沉积带有6次植入P-型掺杂物的7个N-外延层，形成的一种超级 结结构620的剖面图。如图6A所示，两个P立柱622都是6个单位深度。图7A表示图6A-6C所示的三种不同类型的超级结结构的BV和P立柱电荷平衡之间的关系图。图7B表示图6A-6C所示的三种不同类型的超级结结构的Rds_。n和P立柱电荷 平衡之间的关系图。如图7A-7B所示，凭借同样的P立柱掺杂浓度，超级结结构600 (具有全深度立柱) 导致高BV和高Rds_。n。超级结结构620(具有较浅深度的立柱)导致低BV和低I ds_。n。当在 某个区域需要较低但又不是太低的BV时，只有本发明所述的交错柱超级结结构610产生中 等的BV和&s_。n，才是一种理想的折中办法。尽管以上内容完整说明了本发明的较佳实施例，但仍可能存在各种等价的变化和 修正。例如，可以改变导电类型，或用二极管或绝缘栅双极晶体管(IGBT)等其他器件代替 MOSFET0因此，本发明的范围不应由上述说明限定，而应由所附的权利要求书及其等价范围 限定。除非特别声明，否则本说明中所述的所有可选件(包括所附的权利要求书、摘要 以及附图)都可以用出于相同、等价或类似目的的可选件代替。因此，除非特别声明，否则 所述的每个可选件都只是一个通用系列的等价或类似可选件中的一个示例。尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的 描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的 多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
权利要求
1.一种交错立柱超级结半导体器件，其特征在于，包含一个具有一个或多个器件单元的有源区，其中在该有源区中的一部分器件单元包括一个第一导电类型的第一半导体层；一个位于第一半导体层上方的第一导电类型的第二半导体层；以及一个形成在第二半导体层中到达第一深度的第一掺杂立柱，以及一个形成在第二半导 体层中到达第二深度的第二掺杂立柱，其中第一深度大于第二深度；所述的第一掺杂立柱 和第二掺杂立柱用同一种不同于第一导电类型的第二导电类型的掺杂物掺杂，并且其中第 一掺杂立柱和第二掺杂立柱沿着第二半导体层的厚度部分延伸，该第一掺杂立柱和第二立 柱相互交替，并紧邻部分的第二半导体层。
2.如权利要求1所述的半导体器件，其特征在于，所述的第一掺杂立柱和第二掺杂立 柱被掺杂后，使第一导电类型的立柱同紧邻的第二半导体层部分在水平方向上大致达到电 荷平衡。
3.如权利要求1所述的半导体器件，其特征在于，所述的第一导电类型为N-型。
4.如权利要求1所述的半导体器件，其特征在于，所述的第一导电类型为P-型。
5.如权利要求1所述的半导体器件，其特征在于，所述的第一深度为6或7个单位深 度，第二深度小于第一深度约1个单位深度。
6.如权利要求1所述的半导体器件，其特征在于，还包括终止区，其中终止区具有一个 或多个第二导电类型的掺杂立柱，形成在第一导电类型的第二半导体层中，达到第一深度。
7.如权利要求1所述的半导体器件，其特征在于，还包括终止区，其中终止区包括第二 导电类型的掺杂立柱，其中终止区中所有的第二导电类型的掺杂立柱都延伸到第一深度。
8.如权利要求1所述的半导体器件，其特征在于，所述的第一立柱比第二立柱深大约 5-15微米。
9.如权利要求1所述的半导体器件，其特征在于，所述的有源区的角落中所有的第二 导电类型的掺杂立柱都延伸到第一深度。
10.一种制备交错立柱垂直超级结半导体器件的方法，其特征在于，包括以下步骤a)在第一导电类型的第一半导体层的表面上使用第一掩膜，其中第一掩膜所形成的图 案，在对应第一立柱的位置处有开口，对应第二立柱的位置处没有开口 ；b)通过开口植入具有第二导电类型的掺杂物，以形成第一植入区；c)在第一半导体层上方生长一个第一导电类型的第二半导体层；d)在第二半导体层的表面上使用第二掩膜，其中第二掩膜所形成的图案，在对应第一 立柱和第二立柱的位置处都有开口 ；e)通过位于对应第一立柱和第二立柱位置处的开口，植入具有第二导电类型的掺杂 物，以形成第二植入区；并且f)重复步骤c)至f)，在第一导电类型的累积半导体层中，形成第二导电类型的第一立 柱和第二立柱，其中累积半导体层含有第一半导体层，以及生长在第一半导体层上方的一 个或多个连续的半导体层，其中至少某些第一立柱位于有源区中。
11.如权利要求10所述的方法，其特征在于，所述的第一立柱和第二立柱在水平方向 上同累积半导体层的紧邻区域充分达到电荷平衡。
12.如权利要求10所述的方法，其特征在于，所述的步骤c)至步骤f)重复3至5次。
13.如权利要求10所述的方法，其特征在于，所述的步骤c)至步骤f)重复4次。
14.如权利要求10所述的方法，其特征在于，所述的第一导电类型为N-型。
15.如权利要求10所述的方法，其特征在于，所述的第一导电类型为P-型。
16.如权利要求10所述的方法，其特征在于，所述的一个半导体衬底位于第一半导体 层下方，并提供一个缓冲层，位于半导体衬底和第一植入区之间。
17.如权利要求10所述的方法，其特征在于，所述的第一掩膜所形成的图案，在第一半 导体层的有源区中对应第一立柱的位置处有开口，对应第二立柱的位置处没有开口。
18.如权利要求10所述的方法，其特征在于，其中形成掩膜的图案，使得仅有第一立柱 形成在终止区的累积半导体层中。
19.一种垂直超级结器件，其特征在于，包含多个第二导电类型的立柱，与一个或多个第一导电类型的立柱交替；其中一个或多个在器件的主要部分中的第二导电类型的立柱深度，小于器件的终止部 分中的第二导电类型的立柱深度，其中第二导电类型的立柱同第一导电类型的立柱在水平 方向上电荷平衡。
20.一种垂直超级结器件，其特征在于，包含多个第二导电类型的立柱，与一个或多个第一导电类型的立柱交替；其中第二导电类型立柱具有交错的深度，并且其中第二导电类型的立柱同第一导电类 型的立柱在水平方向上电荷平衡。
全文摘要
一种交错柱超级结半导体器件，含有一个带有一个或多个器件单元的单元有源区。单元有源区中的一个或多个器件单元包括一个用作漏极的半导体衬底以及一个形成在衬底上的半导体层。一个第一掺杂立柱形成在半导体层中，达到第一深度，一个第二掺杂立柱形成在半导体层中，达到第二深度。第一深度大于第二深度。第一立柱以及第二立柱和同一种第二导电类型的掺杂物掺杂在一起，并且沿着半导体层的厚度部分延伸，第一立柱和第二立柱通过一部分半导体层，相互隔开。
文档编号H01L29/78GK102082168SQ20101053042
公开日2011年6月1日 申请日期2010年10月20日 优先权日2009年10月30日
发明者哈姆扎·依玛兹, 安荷·叭剌, 管灵鹏, 马督儿·博德 申请人:万国半导体股份有限公司