专利名称：一种半导体工艺的测试结构及其制造方法
技术领域：
本发明通常涉及一种半导体结构及其制造方法，具体来说，涉及一种高k金属栅的半导体工艺的测试结构及其制造方法。
背景技术：
随着集成电路制造工艺进入到45nm及以下节点，高k栅介质(高介电常数) 材料和金属栅电极材料的应用已经成为必然。高k栅介质材料的引入可以保证在同等 EOT (Equivalent Oxide Thickness，等效氧化层厚度)的情况下，有效地增加栅介质的物理厚度，这可使得隧穿电流得到有效的抑制。金属栅电极材料的引入可以避免传统多晶硅栅电极中的硼原子扩散、多晶硅耗尽和高电阻值等问题。然而，随着高k栅介质和金属栅电极材料的引入，也出现了一些具有挑战性的问题，如金属栅电极材料的互扩散问题。在具有高 k栅介质和金属栅电极材料的CMOS器件中，为了控制nMOS器件和pMOS器件的阈值电压，通常需要采用不同材料的金属栅材料，如nMOS器件中采用具有低功函数的材料TaC，而pMOS 器件中采用具有高功函数的材料MoAlN等。另外，为了确保MOS晶体管在有源区边缘能正常工作，金属栅在有源区以外，如STKSiallow Trench Isolation，浅沟槽隔离)，必须要有一个延伸区，而对于有些MOS器件，如CMOS反相器，nMOS和pMOS器件的金属栅在STI上的延伸部分可能直接接触。在一定的热处理工艺中，STI上直接接触的金属栅材料可能发生互扩散或者直接反应的情况，对于大尺寸器件来说，金属间的互扩散或反应可能对器件的电学性能影响不大，但对小尺寸器件来说，由于CMOS器件尺寸的减小及器件间距的缩短， 这种金属栅材料间的扩散或反应会对相邻器件的性能产生影响。因此，有必要设计一种测试结构来检验MOS器件中金属栅材料扩散或反应等对器件性能造成的影响。
发明内容
鉴于上述问题，本发明提供了一种半导体工艺的测试结构的形成方法，所述方法包括:A、提供具有第一区域和第二区域的半导体衬底，所述第一区域和第二区域由隔离区分隔；B、分别在第一区域上形成第一器件、第二区域上形成第二器件，所述第一器件包括第一金属栅和源漏区，所述第二器件包括第二金属栅和源漏区，其中所述第一金属栅横跨第一区域和部分隔离区且与横跨第二区域和部分隔离区的第二金属栅在隔离区上相连接；C、 对所述结构进行热处理，使所述第一金属栅和第二金属栅相接触部分发生互扩散或合金反应，以形成复合区。本发明还提供了一种通过上述方法形成半导体工艺的测试结构，所述结构包括 具有第一区域和第二区域的半导体衬底，所述第一区域和第二区域由隔离区分隔；形成于所述第一区域上的第一器件以及形成于所述第二区域上的第二器件，所述第一器件包括第一金属栅，所述第二器件包括第二金属栅；其中所述第一金属栅位于第一区域和部分隔离区上，所述第二金属栅位于第二区域和部分隔离区上或者所述第二金属栅位于第二区域、部分隔离区以及部分第一金属栅上，所述第一金属栅和第二金属栅在隔离区上相连接，且在连接处包括所述第一金属栅和第二金属栅的复合区。本发明还提供了另一种半导体工艺的测试结构的形成方法，所述方法包括:A、提供具有隔离区的半导体衬底；B、在所述衬底及隔离区上形成绝缘介质层，以及在所述绝缘介质层上形成横跨所述衬底和部分隔离区的第一金属栅材料层，以及在所述隔离区的绝缘介质层上或在所述隔离区的绝缘介质层及部分第一金属栅材料层上形成与所述第一金属栅材料层相连接的第二金属栅材料层；C、对所述结构进行热处理，使所述第一金属栅材料层和第二金属栅材料层相连接部分发生互扩散或合金反应，以形成复合区。本发明还提供了一种通过上述方法形成半导体工艺的测试结构，所述结构包括 具有隔离区的半导体衬底；形成于隔离区及衬底上的绝缘介质层；形成于所述绝缘介质层上的横跨所述衬底及部分隔离区的第一金属栅材料层，以及形成于所述隔离区的绝缘介质层上或形成于所述隔离区的绝缘介质层及部分第一金属栅材料层上的、与所述第一金属栅材料层相连接的第二金属栅材料层，且在连接处包括所述第一金属栅材料层和第二金属栅材料的复合区。通过采用本发明的制造方法，使η型金属栅材料和ρ型金属栅材料在隔离区上的延伸部分直接接触，并进行热处理，通过对这样形成的结构进行测试，检测该结构的迁移率、阈值电压以及可靠性等，从而检测CMOS器件中的金属栅在热处理工艺中由于发生扩散或相互反应等问题而对器件的性能产生的影响。
图1-5示出了根据本发明的第一实施例的半导体工艺的测试结构的结构示意图；图6-9示出了根据本发明第二实施例的半导体工艺的测试结构的结构的示意图。
具体实施例方式本发明通常涉及一种半导体器件及其制造方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。本发明提供了多个实施例，以下将根据不同实施例的实现方法详细介绍半导体器件及其制造方法。第一实施例以下将详细介绍具有NMOS和PMOS器件的测试结构的形成方法以及其结构。在步骤SlOl，提供具有第一区域200-1和第二区域200-2的半导体衬底200，所述第一区域200-1和第二区域200-2由隔离区202分隔，参考图1、图2(图1的AA’向视图)。在本实施例中，所述衬底200已做好前期处理操作，所述处理操作包括预清洗、形成阱区及形成隔离区202，在本实施例中，所述衬底200为硅衬底，在其他实施例中，所述衬底200还可以包括其他化合物半导体，如碳化硅、砷化镓、砷化铟或磷化铟。根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，衬底200可以包括各种掺杂配置。此外，优选地， 所述衬底200包括外延层，所述衬底200也可以包括绝缘体上硅(SOI)结构。所述隔离区 202可以包括二氧化硅或其他可以分开半导体器件的有源区的材料。在步骤S102，分别在第一区域200-1上形成第一器件、第二区域200_2上形成第二器件，所述第一器件包括第一金属栅204和第一源漏区205，所述第二器件包括第二金属栅 206和第二源漏区207，其中所述第一金属栅204横跨第一区域200-1和部分隔离区202且与横跨第二区域200-2和部分隔离区202的第二金属栅206在隔离区202上相连接，参考图1、图2(图1的ΑΑ’向视图)以及图3、图4(图3的ΑΑ’向视图)。所述第一器件可以为 NMOS或PM0S，则第二器件为相反类型的器件，即PMOS或NM0S。具体来说，首先，形成栅介质层203，所述栅介质层可以包括Si02、SiON或高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料。而后，形成第一金属栅204和第二金属栅206，在一个实施例中，形成所述第一金属栅204和第二金属栅206具体步骤可以包括先在所述器件结构上形成第一金属栅204，图形化第一金属栅 204并去除第二区域200-2以及部分隔离区202上的第一金属栅204，从而形成了横跨第一区域200-1和部分隔离区202的第一金属栅204，而后，在所述器件结构上形成第二金属栅 206，图形化所述第二金属栅206并去除所述第一金属栅204上的第二金属栅206，从而形成了横跨第二区域200-2和部分隔离区202、并与第一金属栅204通过相互接触在隔离区202 上与第二金属栅206连接，参考图1、图2(图1的AA’向视图)，其中所述第一金属栅或第二金属栅在所述隔离区上的部分的长度D的范围为30nm-500nm。在另一个实施例中，形成所述第一金属栅204和第二金属栅206具体步骤可以包括先在所述器件结构上形成第一金属栅204，图形化第一金属栅204并去除第二区域200-2以及部分隔离区202上的第一金属栅204，从而形成了横跨第一区域200-1和部分隔离区202的第一金属栅204，而后，在所述器件结构上形成第二金属栅206，图形化所述第二金属栅206并去除所述第一金属栅 204上的部分第二金属栅206，从而形成在隔离区202上与第一金属栅204有重叠区的第二金属栅206，所述第一金属栅204和第二金属栅206通过重叠区在隔离区202上相连接，参考图3、图4(图3的AA’向视图)，其中所述第一金属栅或第二金属栅在所述隔离区上的部分的长度D的范围为30nm-500nm，所述重叠区的长度L不大于第一金属栅在隔离区上的部分的长度，可以根据需要形成不同长度的重叠区，如图4、图5所示。所述第一金属栅和第二金属栅具有相反类型的金属，所述金属包括N型或P型金属，其中所述N型金属的例子包括Hf、Zr、Ti、Ta、Al、TiAlx、TiN、TaNx、HfN、TiCx、TaCx、HfCx 或其组合，所述 P 型金属的例子包括Ru、Pd、Pt、Ir、TaNx、TiAlN、WCN、MoAlN、RuOx或其组合。而后，可以通过根据期望的晶体管结构，注入P型或η型掺杂物或杂质到第一区域200-1形成第一源漏区205、以及第二区域200-2形成第二源漏区207，可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成，以及在所述第一金属栅204和第二金属栅206的侧壁形成侧墙210，所述侧墙 208可以具有一层或多层结构，在本实施例中侧墙210为三层结构，可以由氮化硅、氧化硅、 氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成，这仅是示例，本发明对此并不局限于此。S103，对所述结构进行热处理，使所述第一金属栅204和第二金属栅206相连接部分发生互扩散或合金反应，以形成复合区214，参考图1、图2(图1的AA’向视图)以及图 3、图4(图3的AA’向视图)。可以在源漏区形成后或利用形成源漏区时的退火，对所述结构进行快速热退火处理，其中所述热处理的气体氛围包括队、H2及其混合气体，所述热处理的温度范围为400-1100°C，所述热处理的时间范围为ls-50min，在L = (1/2) 的实施例中，如图4所示，退火温度可以为大约950°C，退火时间为大约10s，在第一金属栅和第二金属栅仅接触的实施例中，如图2所示，退火温度可以为大约1050°C，退火时间为大约10s， 这仅是示例，本发明并不限于此，可以根据不同的重叠区的长度以及测试需求，选择相应的退火条件。而后，可以根据需要对所述器件进行进一步加工。例如，在所述第一金属栅和/或第二金属栅上形成接触212，以及在所述源漏区上形成接触212，这仅是示例，本发明对此并不局限于此。以上对具有NMOS和PMOS器件的测试结构的形成方法进行了详细的描述，进一步地，本发明还提供了根据上述方法形成的半导体测试结构，参考图1、图2(图1的AA’向视图)以及图3、图4(图3的AA’向视图)，所述结构包括具有第一区域200-1和第二区域 200-2的半导体衬底，所述第一区域200-1和第二区域200-2由隔离区202分隔；形成于所述第一区域200-1上的第一器件以及形成于所述第二区域200-2上的第二器件，所述第一器件包括第一金属栅204，所述第二器件包括第二金属栅206 ；其中所述第一金属栅204位于第一区域200-1和部分隔离区202上，所述第二金属栅206位于第二区域200-2和部分隔离区202上或者所述第二金属栅206位于第二区域200-2、部分隔离区202以及部分第一金属栅204上，所述第一金属栅204和第二金属栅206在隔离区202上相连接，且在连接处包括所述第一金属栅204和第二金属栅206的复合区214。其中可选地，所述第一金属栅和第二金属栅具有相反类型的金属，所述金属包括N型或P型金属，其中所述N型金属的例子包括Hf、Zr、Ti、Ta、AUTiAlx, TiN、TaNx、HfN、TiCx、TaCx、HfCx 或其组合，所述 P 型金属的例子包括Ru、Pd、Pt、Ir、TaNx、TiAlN、WCN、MoAlN、RuOx或其组合。所述复合区通过所述第一金属栅和第二金属栅的互扩散或合金反应形成，所述第一金属栅或第二金属栅在所述隔离区上的部分的长度范围为30nm-500nm，其中在所述第一金属栅上的第二金属栅的长度不大于第一金属栅在隔离区上的部分的长度。以上对具有NMOS和PMOS器件的测试结构的形成方法及其结构进行了详细的描述，通过将NMOS和PMOS器件的金属栅，在STI上的延伸部分直接接触，并进行热处理，通过对这样形成的结构进行测试，检测该结构的迁移率、阈值电压以及可靠性等，从而检测CMOS 器件中的金属栅在热处理工艺中由于发生扩散或相互反应等问题而对器件的性能产生的影响。第二实施例以下将详细介绍本发明具有MOSCAP结构的半导体测试结构的第二实施例。下面将仅就第二实施例区别于第一实施例的方面进行阐述。未描述的部分应当认为与第一实施例采用了相同的步骤、方法或者工艺来进行，因此在此不再赘述。在步骤S201，提供具有隔离区的半导体衬底。同第一实施例S101，不再赘述。
在步骤S202，在所述衬底200及隔离区202上形成绝缘介质层203，以及在所述绝缘介质层203上形成横跨所述衬底200和部分隔离区202的第一金属栅材料层204以及与其相连接的第二金属栅材料层206。具体来说，首先，形成绝缘介质层203，所述绝缘介质层可以包括Si02、Si0N或高k 介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料。而后， 形成在隔离区202上相接的第一和第二金属栅材料层。在一个实施例中，形成所述第一金属栅材料层204和第二金属栅材料层206具体步骤可以包括在所述结构上形成第一金属栅材料层204，去除部分第一金属栅材料层204，仅在所述衬底200和部分隔离区202上形成第一金属栅材料层204，而后，在隔离区202上形成第二金属栅材料层206，使第一金属材料层204和第二金属材料层206在所述隔离区202上相连接，参考图6、图7 (图6的AA’向视图)，其中所述第一金属栅材料层或第二金属栅材料层在所述隔离区上的部分的长度D 的范围为30nm-500nm。在另一个实施例中，形成所述第一金属栅材料层204和第二金属栅材料层206具体步骤可以包括在所述结构上形成第一金属栅材料层204，去除部分第一金属栅材料层204，仅在所述衬底200和部分隔离区202上形成第一金属栅材料层204，而后， 在所述隔离区202的绝缘介质层203及部分第一金属栅材料层204上形成第二金属材料层 206，从而形成在隔离区202上与第一金属栅材料层204有重叠区的第二金属栅材料层206， 所述第一金属栅材料层204和第二金属栅材料层206通过重叠区在隔离区上相连接，参考图8、图9(图8的AA’向视图)，其中所述第一金属栅材料层或第二金属栅材料层在所述隔离区上的部分的长度D的范围为30nm-500nm，所述重叠区的长度L不大于第一金属栅材料层在隔离区上的部分的长度，可以根据需要形成不同长度的重叠区。所述第一金属栅材料层和第二金属栅材料层具有相反类型的金属，所述金属包括N型或P型金属，其中所述N型金属的例子包括Hf、Zr、Ti、Ta、Al、TiAlx、TiN、TaNx, HfN、TiCx, TaCx, HfCx 或其组合，所述 P型金属的例子包括Ru、Pd、Pt、Ir、TaNx、TiAlN、WCN、MoAlN、RuOx或其组合，当所述第一金属栅材料层为N型金属时，形成η型电容区，当所述第一金属栅材料层为P型金属时，形成 P型电容区。S203，对所述结构进行热处理，使所述第一金属栅材料层204和第二金属栅材料层206相连接部分发生互扩散或合金反应，以形成复合区214，参考图6-图9。所述步骤同第一实施例S103，不再赘述。而后，可以根据需要对所述器件进行进一步加工。例如，在所述绝缘材料层203上形成与所述第一金属栅材料层204相连接的衬垫216。以上对具有N型或P型MOSCAP结构的测试结构的形成方法进行了详细的描述，进一步地，本发明还提供了根据上述方法形成的半导体测试结构，参考图6、图7(图6的ΑΑ’ 向视图)和参考图8、图9 (图8的ΑΑ’向视图)所述结构包括具有隔离区202的半导体衬底200 ；形成于隔离区202及衬底200上的绝缘介质层203 ；形成于所述绝缘介质层203上的横跨所述衬底及部分隔离区的第一金属栅材料层204，以及形成于所述隔离区的绝缘介质层上或形成于所述隔离区202的绝缘介质层203及部分第一金属栅材料层204上的、与所述第一金属栅材料层204相连接的第二金属栅材料层206，且在连接处包括所述第一和第二金属栅材料层的复合区。其中可选地，所述第一金属栅材料层和第二金属栅材料层具有相反类型的金属，所述金属包括N型或P型金属，所述N型金属的例子包括Hf、Zr、Ti、Ta、Al、TiAlx, TiN、TaNx, HfN、TiCx, TaCx, HfCx 或其组合，所述 P 型金属的例子包括Ru、Pd、 Pt、Ir、TaNx、TiAlN、WCN、MoAlN、RuOx或其组合。所述复合区通过所述第一金属栅材料层和第二金属栅材料层的互扩散或合金反应形成。所述第一金属栅材料层在所述隔离区上的部分的长度范围为30nm-500nm，在所述第一金属栅材料层上的第二金属栅材料层的长度不大于第一金属栅材料层在隔离区上的部分的长度。通过采用本发明的制造方法，使η型金属栅材料和ρ型金属栅材料在隔离区上的延伸部分直接接触，并进行热处理，通过对这样形成的结构进行测试，检测该结构的迁移率、阈值电压以及可靠性等，从而检测CMOS器件中的金属栅在热处理工艺中由于发生扩散或相互反应等问题而对器件的性能产生的影响。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种半导体工艺的测试结构的形成方法，所述方法包括A、提供具有第一区域和第二区域的半导体衬底，所述第一区域和第二区域由隔离区分隔；B、分别在第一区域上形成第一器件、第二区域上形成第二器件，所述第一器件包括第一金属栅和第一源漏区，所述第二器件包括第二金属栅和第二源漏区，其中所述第一金属栅横跨第一区域和部分隔离区且与横跨第二区域和部分隔离区的第二金属栅在隔离区上相连接；C、对所述结构进行热处理，使所述第一金属栅和第二金属栅相连接部分发生互扩散或合金反应，以形成复合区。
2.根据权利要求1所述的方法，其中所述步骤B包括在所述器件上形成第一金属栅， 图形化所述第一金属栅并去除第二区域以及部分隔离区上的第一金属栅；在所述器件上形成第二金属栅，图形化所述第二金属栅并去除所述第一金属栅上的第二金属栅。
3.根据权利要求1所述的方法，其中所述步骤B包括在所述器件上形成第一金属栅， 图形化所述第一金属栅并去除第二区域以及部分隔离区上的第一金属栅；在所述器件上形成第二金属栅，图形化所述第二金属栅并去除所述第一金属栅上的部分第二金属栅，以形成在隔离区上与第一金属栅有重叠区的第二金属栅。
4.根据权利要求3所述的方法，其中所述重叠区的长度不大于第一金属栅在隔离区上的部分的长度。
5.根据权利要求1所述的方法，其中所述第一金属栅和第二金属栅具有相反类型的金属，所述金属包括N型或P型金属。
6.根据权利要求5所述的方法，其中所述N型金属包括Hf、&、Ti、Ta、Al、TiAlx、TiN、 TaNx, HfN, TiCx, TaCx, HfCx 或其组合。
7.根据权利要求5所述的方法，其中所述P型金属包括Ru、Pd、Pt、Ir、TaNx,TiAlN, WCN、MoAIN、RuOx 或其组合。
8.根据权利要求1所述的方法，其中所述热处理的温度范围为400-1100°C，所述热处理的时间范围为ls-50min，所述热处理的气体氛围包括队、H2及其混合气体。
9.根据权利要求1所述的方法，其中所述第一金属栅或第二金属栅在所述隔离区上的部分的长度范围为30nm-500nm。
10.根据权利要求1所述的方法，在所述步骤C后还包括在所述第一金属栅和/或第二金属栅上形成接触，以及在所述源漏区上形成接触。
11.一种半导体工艺的测试结构，所述结构包括具有第一区域和第二区域的半导体衬底，所述第一区域和第二区域由隔离区分隔；形成于所述第一区域上的第一器件以及形成于所述第二区域上的第二器件，所述第一器件包括第一金属栅，所述第二器件包括第二金属栅；其中所述第一金属栅位于第一区域和部分隔离区上，所述第二金属栅位于第二区域和部分隔离区上或者所述第二金属栅位于第二区域、部分隔离区以及部分第一金属栅上，所述第一金属栅和第二金属栅在隔离区上相连接，且在连接处包括所述第一金属栅和第二金属栅的复合区。
12.根据权利要求11所述的结构，其中所述第一金属栅和第二金属栅具有相反类型的金属，所述金属包括N型或P型金属。
13.根据权利要求12所述的结构，其中所述N型金属包括Hf、Zr、Ti、Ta、Al、TiAlx, TiN、TaNx, HfN、TiCx, TaCx, HfCx 或其组合。
14.根据权利要求12所述的结构，其中所述P型金属包括Ru、Pd、Pt、Ir、TaNx、TiAlN、 WCN、MoAIN、RuOx 或其组合。
15.根据权利要求11所述的结构，其中所述复合区通过所述第一金属栅和第二金属栅的互扩散或合金反应形成。
16.根据权利要求11所述的结构，其中所述第一金属栅或第二金属栅在所述隔离区上的部分的长度范围为30nm-500nm。
17.根据权利要求11所述的结构，其中在所述第一金属栅上的第二金属栅的长度不大于第一金属栅在隔离区上的部分的长度。
18.一种半导体工艺的测试结构的形成方法，所述方法包括A、提供具有隔离区的半导体衬底；B、在所述衬底及隔离区上形成绝缘介质层，以及在所述绝缘介质层上形成横跨所述衬底和部分隔离区的第一金属栅材料层，以及在所述隔离区的绝缘介质层上或在所述隔离区的绝缘介质层及部分第一金属栅材料层上形成与所述第一金属栅材料层相连接的第二金属栅材料层；C、对所述结构进行热处理，使所述第一金属栅材料层和第二金属栅材料层相连接部分发生互扩散或合金反应，以形成复合区。
19.根据权利要求18所述的方法，其中所述第一金属栅材料层和第二金属栅材料层具有相反类型的金属，所述金属包括N型或P型金属。
20.根据权利要求19所述的方法，其中所述N型金属包括Hf、Zr、Ti、Ta、Al、TiAlx, TiN、TaNx, HfN、TiCx, TaCx, HfCx 或其组合。
21.根据权利要求19所述的方法，其中所述P型金属包括Ru、Pd、Pt、Ir、TaNx、TiAlN、 WCN、MoAIN、RuOx 或其组合。
22.根据权利要求18所述的方法，其中所述热处理的温度范围为400-1100°C，所述热处理的时间范围为ls-50min，所述热处理的气体氛围包括队、H2及其混合气体。
23.根据权利要求18所述的方法，其中所述第一金属栅材料层在所述隔离区上的部分的长度范围为30nm-500nm。
24.根据权利18所述的方法，其中在所述第一金属栅材料层上的第二金属栅材料层的长度不大于第一金属栅材料层在隔离区上的部分的长度。
25.根据权利要求18所述的方法，在所述步骤C后还包括在所述绝缘材料层上形成与所述第一金属栅材料层相连接的衬垫。
26.一种半导体工艺的测试结构，所述结构包括具有隔离区的半导体衬底；形成于隔离区及衬底上的绝缘介质层；形成于所述绝缘介质层上的横跨所述衬底及部分隔离区的第一金属栅材料层，以及形成于所述隔离区的绝缘介质层上或形成于所述隔离区的绝缘介质层及部分第一金属栅材料层上的、与所述第一金属栅材料层相连接的第二金属栅材料层，且在连接处包括所述第一和第二金属栅材料层的复合区。
27.根据权利要求沈所述的结构，其中所述第一金属栅材料层和第二金属栅材料层具有相反类型的金属，所述金属包括N型或P型金属。
28.根据权利要求27所述的结构，其中所述N型金属包括Hf、Zr、Ti、Ta、Al、TiAlx, TiN、TaNx, HfN、TiCx, TaCx, HfCx 或其组合。
29.根据权利要求27所述的结构，其中所述P型金属包括Ru、Pd、Pt、Ir、TaNx、TiAlN、 WCN、MoAIN、RuOx 或其组合。
30.根据权利要求沈所述的结构，其中所述复合区通过所述第一金属栅材料层和第二金属栅材料层的互扩散或合金反应形成。
31.根据权利要求沈所述的结构，其中所述第一金属栅材料层在所述隔离区上的部分的长度范围为30nm-500nm。
32.根据权利沈所述的方法，其中在所述第一金属栅材料层上的第二金属栅材料层的长度不大于第一金属栅材料层在隔离区上的部分的长度。
全文摘要
本发明公开了一种半导体工艺的测试结构及其形成方法，所述方法包括提供具有第一区域和第二区域的半导体衬底，所述第一区域和第二区域由隔离区分隔；分别在第一区域上形成第一器件、第二区域上形成第二器件，所述第一器件包括第一金属栅和第一源漏区，所述第二器件包括第二金属栅和第二源漏区，其中所述第一金属栅横跨第一区域和部分隔离区且与横跨第二区域和部分隔离区的第二金属栅在隔离区上相连接；对所述结构进行热处理，使所述第一金属栅和第二金属栅相连接部分发生互扩散或合金反应，以形成复合区。通过对这样形成的结构进行测试，检测该结构的迁移率、阈值电压以及可靠性等，从而检测CMOS器件中的金属栅在热处理工艺中由于发生扩散或相互反应等问题而对器件的性能产生的影响。
文档编号H01L23/544GK102468271SQ201010533439
公开日2012年5月23日 申请日期2010年11月2日 优先权日2010年11月2日
发明者王文武, 陈大鹏, 韩锴, 马雪丽 申请人:中国科学院微电子研究所