专利名称：自对准局部互连工艺中对于栅极的选择性局部互连的制作方法
技术领域：
本发明大体上涉及用于形成晶体管的半导体工艺，确切地说，涉及用于在半导体衬底上形成对于平面晶体管或非平面晶体管的栅极的局部互连的工艺。
相关技术说明几十年来，晶管(如平面晶体管)一直是集成电路的核心。随着晶体管工艺的不断发展以及增加部件密度的需求不断增大，单个晶体管的大小也在稳定减小。当前的缩放使用32nm技术，同时也在朝向22nm技术和15nm技术迈进。在15nm工艺技术的发展中，晶体管中产生了以下需求栅极自对准接触流程或栅极自对准局部互连流程。需要一种可以避免发生栅极的接触短路并且允许15nm的通道长度缩放的自对准工艺。此外，由于金属层可能为单向SIT (侧壁图像转移)，因此可能会产生其他问题。因此，可能需要一种构件来将输出侧的金属(例如，金属1)出口层从晶体管单元的边界拉开，以便实现与相邻单元之间形成可制造的金属尖端到尖端间隔，而不会产生 ICPP(接触件到多晶间距)的面积惩罚。目前，在使用栅极的自对准接触流程方面已有所发展。然而，在15nm技术中，这种工艺流程可能需要与用于印刷源极/漏极接触所用的掩模的2个步骤不同的另外2个独立步骤来印刷栅极接触所用的掩模，这是因为受到了印刷掩模图案的步进机的分辨率限制所致。因为金属层必须是单向的，所以栅极接触工艺还可能需要至少一个额外的金属层用于通过当前技术完成单元的布线。目前，在使用栅极的选择性或自对准局部互连方面的发展比较慢。尽管有些局部互连路线可穿过栅极，但是并非所有的局部互连路线都会连接到栅极，所以无法轻松地将局部互连层分成各个掩模组(如在栅极接触工艺中所操作)。此外，局部互连图案的分解不可能在没有严格的设计规则限制下进行，和/或不可能没有其他缺点。因此，需要一种工艺流程可以在工作区域(field)选择性地设置局部互连路线， 并且在晶体管单元内选择建立或不建立对于栅极的连接。本专利申请文件中所述的工艺流程可实现与相邻单元之间形成可制造的金属尖端到尖端间隔，而不产生ICPP的面积惩罚， 具体方法是，将局部互连线路设置为从输出侧返回一直越过栅极，而不是连接到所述栅极。 接着，局部互连可连接到通孔互连层且连接到金属(例如，金属1)层，同时与相邻单元之间维持可接受的金属尖端到尖端间隔。局部互连线的宽度可以小于金属层的标称目标，这样， 在双倍图案方法或基于SIT的方法用于局部互连时，相同的间距可存在更多的容差。本专利申请文件中所述的工艺流程可以通过图案界定让局部互连路线越过栅极并且需要与栅极连接的区域，以及让局部互连路线越过栅极但不需要与栅极连接的区域。 这样，局部互连便成为工作区域(field)的布线层，且有助于在晶体管单元内形成连接。由于局部互连与栅极的间隔可为零或小于零，因此这种局部互连布线可改良路线布局的密度。在不使用本专利申请文件中所述的工艺流程的情况下，栅极尖端到局部互连的间隔也许必须要离栅极尖端至少一个完整的布线间距或更大距离，以此来避免不允许路线越过栅极以及未进行连接的情况下栅极与局部互连之间发生短路或漏电现象。使用EUV(极紫外线)而不使用现有技术(例如，浸没式光刻或193nm光刻)可以在无需进行间距分离或双图案化的情况下执行图案化。然而，即使使用EUV光刻，在设置自对准局部接触的布线中可能仍需要进行图案分解。然而，使用EUV以及在本专利申请文件中所述的工艺流程下进行的局部互连布线可能不需要进行图案分解和/或使用双图案化或间距分离。
发明内容
在某些实施例中，半导体装置制造方法包括选择性地去除半导体衬底上的晶体管栅极上的一个或多个所选区域中的硬掩模。去除所选区域中的硬掩模可允许栅极穿过实质上位于所述晶体管上的至少一个绝缘层而连接到上部金属层。导电材料可沉积于穿过至少一个绝缘层的一个或多个沟槽中。所述导电材料可在所选区域中的至少一个区域中形成对于栅极的局部互连。在某些实施例中，使用CAD(计算机辅助设计)设计的界定所选区域的抗蚀图案来选择性地去除硬掩模。在某些实施例中，所选区域包括位于栅极上方所需位置处的区域，所述区域用于穿过至少一个绝缘层对所述栅极建立连接。在某些实施例中，导电材料沉积于穿过位于硬掩模尚未去除的区域上方的至少一个绝缘层的至少一个沟槽中。硬掩模可抑制导电材料与栅极在此类沟槽中连接。在一项实施例中，半导体装置制造工艺包括使用硬掩模在半导体衬底上形成晶体管的栅极；将栅极硬掩模蚀刻图案置于所述晶体管上；使用所述栅极硬掩模蚀刻图案选择性地去除栅极上的一个或多个所选区域中的硬掩模；在所述晶体管上形成第一绝缘层； 在所述晶体管上形成第二绝缘层；形成穿过栅极上的所选区域中的至少一个区域中的所述第二绝缘层到所述第一绝缘层的沟槽；去除所述沟槽下方的所述第二绝缘层的部分，从而使所述栅极暴露于所述沟槽中；以及将导电材料沉积于所述沟槽中，其中所述导电材料在所选区域中的至少一个区域中形成对于栅极的局部互连。在一项实施例中，所述半导体装置制造工艺包括使用硬掩模在半导体衬底上形成晶体管的栅极；在所述晶体管上形成第一绝缘层；在所述晶体管上形成第二绝缘层；形成穿过栅极上的一个或多个所选区域中的所述第二绝缘层到所述第一绝缘层的沟槽；去除所述沟槽下方的所述第二绝缘层的部分，从而使所述栅极和所述硬掩模暴露于所述沟槽中；将栅极硬掩模蚀刻图案置于所述晶体管上；使用所述栅极硬掩模蚀刻图案选择性地去除栅极上方所选区域中的硬掩模；以及将导电材料沉积于所述沟槽中，其中所述导电材料在所选区域中的至少一个区域中形成对于栅极的局部互连。在某些实施例中，一种计算机可读存储多个指令，当执行所述指令时，产生一个或多个抗蚀图案，用来选择性地去除半导体衬底上的晶体管栅极上的一个或多个所选区域中的硬掩模。去除所述所选区域中的所述硬掩模可以让所述栅极穿过实质上位于所述晶体管上的至少一个绝缘层而连接到上部金属层。导电材料可沉积于穿过至少一个绝缘层的一个或多个沟槽中。所述导电材料可在所选区域中的至少一个区域中形成对于栅极的局部互连。
图1所示为具有栅极硬掩模蚀刻图案的晶体管的一项实施例的俯视图。图2所示为具有位于适当位置的栅极硬掩模蚀刻图案的晶体管的栅极和硬掩模的一项实施例的截面侧视图。图3所示为硬掩模去除之后的晶体管的栅极的一项实施例的截面侧视图。图4所示为已将间隔物回蚀之后的晶体管的栅极的一项实施例的截面侧视图。图5所示为栅极硬掩模蚀刻图案去除之后的晶体管的栅极的一项实施例的截面侧视图。图6所示为具有沉积在晶体管上的接触蚀刻终止层的晶体管的栅极的一项实施例的截面侧视图。图7所示为具有沉积在晶体管上的绝缘层的晶体管的栅极的一项实施例的截面侧视图。图8所示为具有沉积在晶体管上的绝缘层和形成于所述绝缘层上的沟槽光刻图案的晶体管的栅极的一项实施例的截面侧视图。图9所示为具有穿过沉积在晶体管上的绝缘层的沟槽的晶体管的栅极的一项实施例的截面侧视图。图10所示为具有穿过沉积在晶体管上的绝缘层和接触蚀刻终止层的沟槽的晶体管的栅极的一项实施例的截面侧视图。图11所示为具有穿过沉积在沟槽中的绝缘层和导电材料的沟槽的晶体管的栅极的一项实施例的截面侧视图。图12所示为具有填满导电材料的沟槽和平面化后的绝缘层的晶体管的栅极的一项实施例的截面侧视图。图13A到图13J所示为用于形成对于栅极的局部互连的工艺的一项替代性实施例。虽然本发明是通过若干项实施例和附图以实例的方式说明的，但所属领域的技术人员将认识到，本发明并不受限于所述的实施例或附图。应理解，本专利申请文件的附图和详细说明并不旨在将本发明限定于所揭示的特定形式，相反，本发明将涵盖由所附权利要求书所界定的本发明的精神和范围内的所有修改、等效物和替代。本专利申请文件中所使用的任何标题仅是为了组织本说明书，而并非限制说明书或权利要求书的范围。本专利申请文件中使用的字词“可能(may)”具有许可的意义(即，具有潜在性)，而非命令的意义 (即，必须的意思)。类似地，字词“包括(include) (including) (includes) ”表示含有，但不限于此。
具体实施例方式图1所示为具有置于晶体管上的栅极硬掩模蚀刻图案的晶体管100的一项实施例的俯视图。例如，晶体管100可为平面晶体管(例如，平面场效晶体管(FET))或非平面晶体管，例如，FinFET晶体管。在某些实施例中，晶体管100包括栅极102、第一作用区104和第二作用区106。在
6一项实施例中，第一作用区104为N作用区，而第二作用区106为P作用区。为了使图1简洁，图中所示的是平面晶体管中的第一作用区104和第二作用区106，而图1中所示的作用区的区也可表示或包括非平面晶体管中的鳍(fin)或其他结构。如图1所示，晶体管100 到栅极102左边的各部分形成晶体管的源极，而晶体管到栅极右边的各部分形成晶体管的漏极。在某些实施例中，第一抗蚀图案108放置(例如，形成或沉积)于晶体管100上。 在某些实施例中，第一抗蚀图案108为CAD(计算机辅助设计)设计的图案(例如，CAD设计的抗蚀图案)。在某些实施例中，计算机可读存储介质存储多个指令，当执行所述指令时，产生抗蚀图案或掩模设计，例如，但不限于，CAD设计的抗蚀图案(例如，第一抗蚀图案108)。在某些实施例中，第一抗蚀图案108包括一个或多个开口 110。第一抗蚀图案108 和开口 110可形成用于晶体管100的栅极硬掩模蚀刻图案。第一抗蚀图案108中的开口 110可以让材料暴露于所述开口下方，以待去除(例如，蚀刻)。可设计第一抗蚀图案108， 从而使开口 110界定晶体管100或栅极102上的所选区域，用于去除栅极硬掩模和/或间隔物，从而暴露所述栅极或其他的下层结构。例如，如图1所示，可以通过开口 110将栅极 102上某位置处的栅极硬掩模和间隔物从第一作用区104和第二作用区106去除。在开口 110的位置去除栅极硬掩模和间隔物会暴露开口下方的栅极，从而可以在所述位置处建立对于栅极的连接。在某些实施例中，第一抗蚀图案108中的开口 110位于距形成于相同衬底上的另一个图案的特征(例如，开口)的所选距离处。在某些实施例中，所选距离大于用来形成所述图案的仪器的分辨率。在某些实施例中，所选距离小于用来形成图案的仪器的分辨率。在此类实施例中，可使用双图案化(双倍曝光)以在衬底上形成图案，并且增加图案中的特征密度(减少特征之间的间隔)。在某些实施例中，可能仅使用单一曝光(单一图案)来完成所述图案。例如，如果所述图案之间的间距是1个接触件到多晶间距(CPP)，那么多个蚀刻图案可结合在一个掩模上，并且结合后的图案只会受到2CPP的惩罚要求。图2到图12所示为用于形成对于栅极102的自对准局部互连的工艺的实施例。图 2所示为具有由抗蚀剂114形成的第一抗蚀图案108的栅极102和栅极硬掩模112的一项实施例的截面侧视图(沿着图1中的虚线截得的截面)。图中所示的第一抗蚀图案108中的开口 110位于抗蚀结构114之间。开口 110暴露形成于衬底118上的栅极102、栅极硬掩模112和间隔物116。如图2所示，衬底118为包括硅120和氧化物122的硅绝缘体(SOI) 衬底。然而，衬底118可为任意其他合适的半导体衬底，例如，但不限于，体硅衬底或体化合物半导体衬底。在某些实施例中，栅极102为金属或多晶硅或另一种合适的导电材料。栅极硬掩模112和间隔物116可为氮化物、氧化物或其他合适的绝缘材料。在某些实施例中，栅极硬掩模112和间隔物116为不同的绝缘体，其能够相对于彼此获得选择性地蚀刻(例如，可使用一种蚀刻工艺去除一种材料，同时不会去除另一种材料)。例如，栅极硬掩模112可为氮化物(例如，氮化硅)，而间隔物116为氧化物(例如，氧化硅)，反之亦然。如图2所示，通过沉积抗蚀剂114而在衬底118上形成第一抗蚀图案108之后， 可以去除(蚀刻)栅极硬掩模112以暴露栅极102。图3所示为栅极硬掩模已去除且栅极 102暴露出来的晶体管100。由于第一抗蚀图案108具有选择性，因此只去除被开口 110暴露的栅极硬掩模112中的各所选部分。因此，如图1所示，栅极102的接近第一作用区104 和第二作用区106的、以及在这些作用区上的各部分上的栅极硬掩模未被去除，因此不会在这些位置形成对于栅极的连接。去除栅极硬掩模之后，至少一部分间隔物116可接受回刻(回蚀)处理，从而实质上与栅极102的上表面齐平。图4所示为栅极硬掩模已去除且间隔物116接受了回蚀处理的晶体管100。暴露栅极102且回蚀间隔物116之后，可去除抗蚀剂114，从而从晶体管100中去除第一抗蚀图案108。图5所示为抗蚀剂已去除、留下栅极102和间隔物116于衬底118上的晶体管100。去除抗蚀剂之后，第一绝缘层可形成(沉积)于衬底118上的栅极102和间隔物 116上面。图6所示为形成于衬底118上的栅极102和间隔物116上面的第一绝缘层124。 第一绝缘层1 可为，例如，但不限于，氧化物或氮化物等绝缘层。在某些实施例中，第一绝缘层1 为接触蚀刻终止层(CESL)或应变层。可使用所属领域已知的技术，例如，但不限于，快速热处理或等离子体沉积，来形成第一绝缘层124。图7所示为在第一绝缘层IM上形成(沉积)第二绝缘层126。在某些实施例中， 第二绝缘层126为与第一绝缘层IM相同的绝缘材料或类似的绝缘材料形成的较厚的绝缘层。在某些实施例中，第一绝缘层1 和第二绝缘层126由不同的材料形成。沉积第一绝缘层IM和第二绝缘层1 之后，将在第二绝缘层上形成第二抗蚀图案。图8所示为形成于第二绝缘层1 上的第二抗蚀图案128。第二抗蚀图案1 界定一个图案，用来形成穿过第一绝缘层1 和第二绝缘层126的沟槽，从而可形成对于栅极102 的至少一个局部互连。图8所示为具有开口 1 的第二抗蚀图案128，以用于形成对于栅极102的至少一个局部互连的沟槽。应理解，第二抗蚀图案1 可包括额外的开口，所述开口可以让额外的沟槽、孔或路线穿过第一绝缘层1 和/或第二绝缘层126的其他位置(例如，在第一作用区104和/或第二作用区106的上方，如图1所示)。然而，因为这些额外的沟槽可位于栅极硬掩模尚未去除的栅极部分上方，因此将不会对于所述栅极建立连接。然而，这些额外的沟槽可用来在场氧化物上提供路线层，并且，例如，在库单元中形成局部连接。例如，如图 1所示，局部互连130可包括对于栅极的局部互连130A (与第一抗蚀图案108中的开口 110 对准)、对于第一作用区104的源极的局部互连130B、对于第二作用区106的源极的局部互连130C，以及对于这两个作用区的输出侧(漏极)的局部互连130D。在某些实施例中，如图8所示，使用两个掩模、双图案化工艺形成第二抗蚀图案 128。可能需要两个掩模是因为第二抗蚀图案128的特征低于用来沉积抗蚀剂的仪器(例如，步进机)的分辨率。例如，抗蚀图案中的特征可为32nm、22nm、15nm半间距特征。如图8所示，第二抗蚀图案128具有位于栅极102上方的开口 129，这样，开口与栅极对准，其中所述开口稍宽于所述栅极。第二抗蚀图案128中的开口 1 稍宽于栅极102， 从而使所述开口到所述栅极的对准中存在容差。第二抗蚀图案1 被用作对第二绝缘层1 和/或第一绝缘层IM进行蚀刻的图案。图9所示为去除(蚀刻)第二绝缘层126以形成往下到第一绝缘层124的沟槽132。 图10所示为去除(蚀刻)第一绝缘层124以将栅极102暴露于沟槽132中。在某些实施例中，可在去除第一绝缘层1 之前去除第二抗蚀图案128。在某些实施例中，可在去除第一绝缘层1 之后去除第二抗蚀图案128。如图11所示，将栅极102暴露于沟槽132中之后，将导电材料134沉积于衬底118 上。如图11所示，导电材料134填满沟槽132。导电材料134可溢出沟槽132并到达第二绝缘层126的上表面。允许导电材料134溢出可确保用导电材料填满沟槽132。沉积导电材料134之后，可去除部分导电材料和第二绝缘层126，从而通过沟槽 132中的导电材料和所暴露的第二绝缘层的上表面形成实质上为平面的表面，如图12所示。可通过，例如，化学机械研磨(CMP)来完成对导电材料134和第二绝缘层1 进行的平面化。沟槽132中的导电材料134形成对于栅极102的局部互连130A，也如图1中的俯视图所示。图13A到图13JA-J所示为用于形成对于栅极102的自对准局部互连的工艺的替代性实施例。图13A到图13JA-J所示的实施例可利用与图2到图12所示的实施例类似的工艺和/或技术，但可改变工艺步骤的顺序。在图13A到图13JA-J所示的实施例中，在去除栅极硬掩模112之前，先将第一绝缘层IM和第二绝缘层1 沉积于衬底上。图13A到图13JA所示的晶体管100具有位于栅极102上的栅极硬掩模112以及沉积于所述栅极上的第一绝缘层1 和第二绝缘层126。第二抗蚀图案1 具有实质上位于所述栅极上的开 Π 129 ο图13Α到图13JB所示为穿过第二抗蚀图案128中的开口 1 在第二绝缘层126 中蚀刻出沟槽132之后的晶体管100。图13A到图13JC所示为去除沟槽132中的第一绝缘层124。图13A到图13JD所示为去除第二抗蚀图案128。在图13A到图13JE中，具有开口 110的第一抗蚀图案108是用第二绝缘层126上的抗蚀剂114形成的。接着，穿过开口 110选择性地蚀刻栅极硬掩模112，以暴露间隔物116 内的栅极102，如图13A到图13JF所示。接着，回蚀间隔物116，从而使其实质上与栅极102 齐平，如图13A到图13JG所示。然后，去除抗蚀剂114，如图13A到图13JH所示。去除抗蚀剂之后，将导电材料134沉积于沟槽132中，如图13A到图13JI所示。 接着，对导电材料Π4和第二绝缘层1 进行平面化，以形成局部互连130A，如图13A到图 13JJ所示。形成局部互连130A之后，所述局部互连可连接到通孔互连。所述通孔互连可连接到上部金属层(例如，金属1层)，或穿过所属领域已知的通孔层连接到其他所需的层。通过使用第一抗蚀图案108和第二抗蚀图案128(如图1和图8所示)可形成自对准到栅极102的局部互连130A以及局部互连130B、130C和130D，如图9所示，从而可形成晶体管100更密集的库单元。此外，有可能使用图2到图12和图13A到图13JA-J所示的工艺实施例来形成更密集的SRAM(静态随机存取存储单元)。与使用其他工艺流程或使用自对准接触流程而不使用局部互连相比，图2到图12 和图13A到图13JA-J所示的工艺实施例可产生对于栅极的自对准局部互连以及数目减少的掩模和/或步骤。对于栅极的局部互连的自对准可抑制栅极的接触短路。应理解，可使用图2到图12和图13A到图13JA-J所示的工艺实施例来生产对于栅极的自对准接触件，而不生产对于栅极的自对准局部互连。尽管本专利申请文件中所述的某些步骤可进行变化，但对于所属领域的技术人员而言，显然可使用本专利申请文件中所述的工艺来生产自对准接触件。 阅读本说明之后，所属领域的技术人员将明白本发明各方面的其他修改和替代性实施例。因此，应将本说明解释为仅为说明性的，且用于教示所属领域的技术人员实施本发明的一般方式。应理解，本专利申请文件中展示并描述的本发明的形式是目前最佳的实施例。所属领域的技术人员在了解本发明的说明之后将明白，可以替换本专利申请文件中说明并描述的元件和材料，可以改变零件和工艺，而且可独立地使用本发明的某些特征。在不脱离以下权利要求书所述的本发明的精神和范围的情况下，可改变本专利申请文件中所述的元件。
权利要求
1.一种半导体装置制造工艺，其包括选择性地去除在半导体衬底上的晶体管栅极上的一个或多个所选区域中的硬掩模，其中去除所述所选区域中的所述硬掩模可以让所述栅极穿过实质上位于所述晶体管上的至少一个绝缘层连接到上部金属层；以及将导电材料沉积于穿过所述至少一个绝缘层的一个或多个沟槽中，其中所述导电材料在所述所选区域中的至少一个区域中形成对于所述栅极的局部互连。
2.根据权利要求1所述的工艺，其中所述硬掩模的所述选择性地去除是使用CAD(计算机辅助设计)设计的界定所述所选区域的抗蚀图案来完成的。
3.根据权利要求1所述的工艺，其中所述所选区域包括位于所述栅极上方所需位置处的区域，所述区域用于穿过所述至少一个绝缘层对所述栅极建立连接。
4.根据权利要求1所述的工艺，其中所述导电材料沉积于穿过位于所述硬掩模尚未去除的区域上方的至少一个绝缘层的至少一个沟槽中，且其中所述硬掩模抑制所述导电材料与所述栅极在此类沟槽中连接。
5.根据权利要求1所述的工艺，其进一步包括使用穿过至少一个额外绝缘层的至少一个通孔互连将所述栅极连接到所述上部金属层。
6.根据权利要求1所述的工艺，其进一步包括在所述所选区域中的至少一个区域中， 去除环绕所述栅极的间隔物的至少一部分。
7.根据权利要求1所述的工艺，其中在选择性地去除所述一个或多个所选区域中的所述硬掩模之后，所述至少一个绝缘层被沉积于所述晶体管上。
8.根据权利要求1所述的工艺，其中在选择性地去除所述一个或多个所选区域中的所述硬掩模之前，所述至少一个绝缘层被沉积于所述晶体管上。
9.根据权利要求1所述的工艺，其进一步包括去除以下两者的至少一部分所述导电材料和所述至少一个绝缘层，从而在所述衬底上形成实质上为平面的表面。
10.一种半导体装置制造工艺，其包括使用硬掩模在半导体衬底上形成晶体管的栅极；将栅极硬掩模蚀刻图案放置于所述晶体管上；使用所述栅极硬掩模蚀刻图案选择性地去除所述栅极上的一个或多个所选区域中的所述硬掩模；在所述晶体管上形成一个或多个绝缘层；在所述栅极上的所述所选区域中的至少一个区域中形成穿过所述绝缘层中的至少一个绝缘层的沟槽，从而使所述栅极暴露于所述沟槽中；以及将导电材料沉积于所述沟槽中，其中所述导电材料在所述所选区域中的至少一个区域中形成对于所述栅极的局部互连。
11.根据权利要求10所述的工艺，其中所述一个或多个绝缘层包括两个绝缘层。
12.根据权利要求10所述的工艺，其进一步包括去除以下两者的至少一部分所述导电材料和所述绝缘层中的至少一个绝缘层，从而在所述衬底上形成实质上为平面的表面。
13.根据权利要求10所述的工艺，其进一步包括在选择性地去除所述一个或多个所选区域中的所述硬掩模之后，去除所述栅极硬掩模蚀刻图案。
14.根据权利要求10所述的工艺，其中所述栅极硬掩模蚀刻图案是CAD设计的界定所述所选区域的抗蚀图案。
15.根据权利要求10所述的工艺，其进一步包括在所述硬掩模尚未去除的区域上方的所述绝缘层中的至少一个绝缘层中形成至少一个额外的沟槽，并且将所述导电材料沉积于所述至少一个额外的沟槽中，其中所述硬掩模抑制所述导电材料与所述栅极在此类沟槽中连接。
16.根据权利要求10所述的工艺，其进一步包括使用穿过至少一个额外绝缘层的至少一个通孔互连将所述栅极连接到上部金属层。
17.一种半导体装置制造工艺，其包括使用硬掩模在半导体衬底上形成晶体管的栅极；在所述晶体管上形成一个或多个绝缘层；在所述栅极上的所述所选区域中的至少一个区域中形成穿过所述绝缘层中的至少一个绝缘层的沟槽，从而使所述栅极和所述硬掩模暴露于所述沟槽中；将栅极硬掩模蚀刻图案放置于所述晶体管上；使用所述栅极硬掩模蚀刻图案选择性地去除在所述栅极上的所述所选区域中的所述硬掩模；以及将导电材料沉积于所述沟槽中，其中所述导电材料在所述所选区域中的至少一个区域中形成对于所述栅极的局部互连。
18.根据权利要求17所述的工艺，其进一步包括去除以下两者的至少一部分所述导电材料和所述绝缘层中的至少一个绝缘层，从而在所述衬底上形成实质上为平面的表面。
19.根据权利要求17所述的工艺，其中所述栅极硬掩模蚀刻图案是CAD设计的界定所述所选区域的抗蚀图案。
20.根据权利要求17所述的工艺，其进一步包括在所述硬掩模尚未去除的区域上方的所述绝缘层中的至少一个绝缘层中形成至少一个额外的沟槽，并且将所述导电材料沉积于所述至少一个额外的沟槽中，其中所述硬掩模抑制所述导电材料与所述栅极在此类沟槽中连接。
21.存储多个指令的计算机可读存储介质，当执行所述指令时，产生一个或多个抗蚀图案用于半导体工艺，包括选择性地去除在半导体衬底上的晶体管栅极上的一个或多个所选区域中的硬掩模，其中去除所述所选区域中的所述硬掩模可以让所述栅极穿过实质上位于所述晶体管上的至少一个绝缘层连接到上部金属层；以及将导电材料沉积于穿过所述至少一个绝缘层的一个或多个沟槽中，其中所述导电材料在所述所选区域中的至少一个区域中形成对于所述栅极的局部互连。
全文摘要
一种半导体装置制造工艺，其包括使用硬掩模在半导体衬底上形成晶体管的栅极。选择性地去除所述栅极上的一个或多个所选区域中的所述硬掩模。去除所述所选区域中的所述硬掩模可以让所述栅极穿过实质上位于所述晶体管上的至少一个绝缘层而连接到上部金属层。将导电材料沉积于穿过所述至少一个绝缘层的一个或多个沟槽中。所述导电材料在所述所选区域中的至少一个区域中形成对于所述栅极的局部互连。
文档编号H01L21/60GK102460671SQ201080032262
公开日2012年5月16日 申请日期2010年6月1日 优先权日2009年6月1日
发明者理查德·T·舒尔茨 申请人:超威半导体公司