专利名称：集成电路元件及其制作方法
技术领域：
本发明涉及电子元件，且特别涉及集成电路元件及其制作方法。
背景技术：
集成电路技术不断地进步。这些技术的进步经常涉及缩小元件尺寸，以降低制作成本、提高元件集成密度(integration density)、提高速度、以及提升性能。除了缩小元件尺寸的优点之外，集成电路元件本身也有所进步。其中一种集成电路元件为肖特基势垒二极管(schottky barrier diode)，其Jl质向压P華(forward voltage drop) ^[氐、切换速度 (switching speed)接近零时间(zero time)、且特别有利于射频(radio-frequency)的应用。肖特基势垒二极管包括一金属，其接触一半导体材料表面。举例来说，肖特基元件包括一金属硅化物层，其接触硅基板的的一阱区(well region)，例如N阱区，以形成肖特基接触区(Schottky contact region)。随着N阱区的掺杂浓度增加，金属硅化物层与N阱区的结(junction)的掺杂浓度增加，以致于击穿电压(breakdown voltage)比预期的低且漏电流(leakage current)比预期的大。因此，虽然现在的肖特基元件及其制作方法已逐渐满足预定的用途，但随着元件尺寸持续地减少，肖特基元件及其制作方法未能完全满足各方面的需求。
发明内容
为克服上述现有技术的缺陷，本发明一实施例提供一种集成电路元件，包括一半导体基板，具有一顶面与一底面，半导体基板为一第一导电类型；一轻度掺杂扩散区，配置于半导体基板中，轻度掺杂扩散区被掺杂成一第二导电类型；第一导电类型的一第一阱，自顶面延伸入半导体基板，第一阱围绕轻度掺杂扩散区；第二导电类型的一第二阱，配置于半导体基板中，第二阱配置于轻度掺杂扩散区下方并部分邻接第一阱的一底部；以及一导电层，邻近轻度掺杂扩散区，其中导电层与轻度掺杂扩散区的一结上形成有一肖特基区域。本发明另一实施例提供一种集成电路元件，包括一半导体基板，具有一顶面与一底面，半导体基板为一第一导电类型；一轻度掺杂扩散区，配置于半导体基板中，轻度掺杂扩散区被掺杂成一第二导电类型；第二导电类型的一第一阱与一第二阱，自顶面延伸入半导体基板中，轻度掺杂扩散区位于第一阱与第二阱之间；第一导电类型的一第三阱，自顶面延伸入半导体基板，第三阱围绕第一阱与第二阱；以及一导电层，邻近轻度掺杂扩散区，其中导电层与轻度掺杂扩散区的一结上形成有一肖特基区域。本发明又一实施例提供一种集成电路元件的制作方法，包括提供一半导体基板， 半导体基板具有一顶面与一底面，半导体基板为一第一导电类型；形成一第二导电类型的一第一阱与一第二阱，第一阱与第二阱自顶面延伸入半导体基板；形成第一导电类型的一第三阱，第三阱自顶面延伸入半导体基板，第三阱围绕第一阱与第二阱；进行一退火工艺， 以于半导体基板中形成一轻度掺杂扩散区，轻度掺杂扩散区位于第一阱与第二阱之间，且被掺杂成第二导电类型；以及形成一导电层，导电层邻近轻度掺杂扩散区，其中导电层与轻度掺杂扩散区的一结形成有一肖特基区域。本发明提供的肖特基元件会具有较佳的性能。再者，上述的肖特基元件可利用标准的CMOS工艺而轻易地形成在同一晶片上，无需使用额外的工艺(例如额外的掩模步骤) 和/或制作成本。如此一来，可轻易地将具有不同击穿电压与开启电压的肖特基元件制作于单一集成电路元件上。
图1示出本发明一实施例的一集成电路元件的俯视图。图2示出图1的集成电路元件沿线段2-2的剖面图。图3示出本发明另一实施例的一集成电路元件的俯视图。图4示出图3的集成电路元件沿线段4-4的剖面图。图5示出本发明又一实施例的一集成电路元件的俯视图。图6示出图5的集成电路元件沿线段6-6的剖面图。图7示出本发明一实施例的一集成电路元件的制作流程图。其中，附图标记说明如下100、200、300 集成电路元件；110 基板、半导体基板；112 隔离结构、隔离区；114 深N阱区；116 P 阱区；118 扩散区、η型扩散区、轻度掺杂的η型扩散区；120、124 P+区、掺杂区；122 N+区、掺杂区；130 金属层；132 结；140、142、144、146 接点；218,318 扩散区、轻度掺杂的η型扩散区；250 N 阱区；400 制作方法；402、404、406、408、410 步骤；d 深度；D1、D2 距离；s 间距；t 厚度；w 宽度。
具体实施例方式下述内容提供许多不同的实施例，或是例子，以实施本发明的不同特征。为简洁起见，以下将以特定构件与排列举例说明。当然，在此仅用以作为范例，并非用以限定本发明。举例来说，当以下述及一第一元件形成于一第二元件之上或上时，可包括第一元件与第二元件是直接接触地形成的实施例、以及间隔有其他元件于第一元件与第二元件之间的实施例，如此则第一元件可不与第二元件直接接触。此外，本说明书在不同实施例中可能使用重复的标号和/或标示。此重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例和/或结构之间具有任何关连性。另外，空间的相对性用语(spatially relative term，例如之下、下方、较低、上方、较高或是其相似词)可用来简化说明图示中的元件之间的位置关系。除了图中所示出的方向之外，空间的相对性用语涵盖在使用中或操作中的元件的不同方向。举例来说，若是翻覆图中的元件，则原本描述为一元件在另一元件下方(或之下)将变成一元件在另一元件上。因此，示范用语“下方”可涵盖上方与下方两种方位。装置可为其他的方位(旋转90 度或是其他角度)，且在此用以描述的空间相对性用语可相应的说明。图1示出本发明一实施例的一集成电路元件100的俯视图，图2示出图1的集成电路元件100沿线段2-2的剖面图。在所述的实施例中，集成电路元件100为一肖特基二极管。集成电路元件100可为集成电路芯片、系统芯片(System on Chip，SoC)、或其部分， 其包括各种无源与有源微电子元件，例如电阻、电容、电感、二极管、金属氧化物场效应晶体管、互补式金属氧化物晶体管、高电压晶体管(high voltage transistor)、高频率晶体管 (high frequency transistor)、其他适合的组件、或前述的组合。为能更加清楚以较佳地了解本发明的发明概念，以下将同时叙述图1与图2并简化图1与图2。可在集成电路元件 100中加入其他额外的组件，且可替换或删除下述的一些组件以作为集成电路元件100的其他实施例。集成电路元件100包括一基板110。在所示出的实施例中，基板110为一含硅的半导体基板。或者是，或此外，基板110包括另一半导体元素，例如锗、一半导体化合物， 包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟、一半导体合金，包括硅锗、磷砷化镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AWaAs)、砷化铟镓(GaInAs)、磷化铟镓 (GaInP)、和/或砷磷化镓铟(GaInAsP)、或前述的组合。基板110可为一绝缘体上半导体 (Semiconductor on Insulator, S0I)。半导体基板 110 可包括掺杂的外延层(doped epi layer)、梯度半导体层(gradient semiconductor layer)、禾口 /或一半导体层位于另一不同类型的半导体层上，例如一硅层位于一硅锗层上。在所示出的实施例中，基板110为一 ρ 型掺杂的硅基板。用以掺杂基板110的ρ型掺杂物包括硼、镓、铟、其他适合的ρ型掺杂物、 或前述的组合。由于所示出的集成电路元件100包括ρ型掺杂基板，所以下述的掺杂结构应被解读成一 P型掺杂基板。集成电路元件100可视情况而包括一 η型掺杂基板，在这种情况下，下述的掺杂结构应被解读成一 η型掺杂基板(例如，将掺杂结构解读成具有相反的导电性质)。可掺杂基板110的η型掺杂物包括磷、砷、其他适合的η型掺杂物、或前述的组
口 O多个隔离结构(isolation feature) 112形成在基板110中以隔离基板110的各种有源区。隔离结构112也可隔离集成电路元件100与其他的元件(未示出)。在所示出的实施例中，隔离结构112利用浅沟槽隔离(shallow trench isolation, STI)技术形成浅沟槽隔离结构，其定义并电性隔离各种区域。或者是，隔离结构112利用其他的隔离技术，例如局部硅氧化(local oxidation of silicon, L0C0S)。隔离结构112包括氧化硅、氮化硅、氮氧化硅、其他适合的材料、或前述的组合。可利用适合的工艺形成隔离结构112。 在一实施例中，形成浅沟槽隔离的方法包括微影工艺以及于基板中蚀刻一沟槽(例如，使用干式蚀刻和/或湿式蚀刻)，以及以一或多种介电材料填充该沟槽(例如，使用化学气相沉积工艺)。举例来说，该填满的沟槽可具有一多层结构，例如一填满氮化硅或是氧化硅的热氧化衬层(thermal oxide liner layer)。在另一实施例中，可以一处理工艺顺序 (processing sequence)制作浅沟槽隔离结构，例如成长一衬垫氧化物(pad oxide)、形成一低压化学气相沉积氮化物层、使用光致抗蚀剂与掩模图案化一浅沟槽隔离开口、在基板中蚀刻一沟槽、选择性地形成一热氧化沟槽衬层以改善沟槽的界面、以氧化物填充沟槽、使用化学机械研磨工艺进行回蚀(etch back)与平坦化(planarize)、以及利用氮化物剥除工艺(nitride stripping process)移除氮化娃。基板110包括各种掺杂区。举例来说，在所示出的实施例中，基板110包括一 η型内埋层，也即，一深N阱(de印n-well,DNW)区114。深N阱区114深埋于基板110中。举例来说，深N阱区114埋于基板110中一深度d，深度d相对于基板110的一顶面。在所示出的实施例中，深N阱区114位于一约4微米至约6微米的深度。深N阱区114的厚度t 约为0. 5微米至4微米，深N阱区114的掺杂浓度约为IxlO15原子/立方公分至IxIO17原子/立方公分。可借由将η型掺杂物(例如磷或砷)注入基板110并对深N阱区114进行一退火工艺(annealing process，例如快速热退火或激光退火)的方式形成深N阱区114。 或者是，可以其他适合的工艺形成深N阱区114，例如扩散工艺。基板110也包括多个P阱(p-well，Pff)区116。P阱区116自基板110的顶面延伸入基板110 —距离D1。在所示出的实施例中，P阱区116延伸入基板110的距离约等于深N阱区114的深度，例如约4微米至6微米。P阱区116邻近深N阱区114，且部分的P阱区116邻接深N阱区114。可借由将ρ型掺杂物(例如硼)注入基板110并对P阱区116 进行一退火工艺(例如快速热退火或激光退火)的方式形成P阱区116。或者是，可以其他适合的工艺形成P阱区116，例如扩散工艺。基板110包括一本质(native，NTN)区。本质区为一不具有P阱或N阱注入物的区域，因此，其不具有P阱或N阱。本质区位于深N阱区114之上并位于P阱区116之间， 因此，深N阱区114与P阱区116定义出本质区的边界。在所示出的实施例中，本质区包括一扩散区118。深N阱区114定义出扩散区118的底部，P阱区定义出扩散区118的侧壁。 换句话说，P阱区定义出扩散区118的边缘。在所示出的实施例中，以η型掺杂物轻度掺杂扩散区118，以形成轻度掺杂的η型扩散区118。在所示出的实施例中，轻度掺杂的η型扩散区的掺杂浓度小于深N阱区114的掺杂浓度。举例来说，轻度掺杂的η型扩散区118代表掺杂浓度约为IxlO15原子/立方公分至IxlO16原子/立方公分。本领域技术人员当可理解“轻度掺杂”一词与“重度掺杂”一词是描述区域的掺杂浓度，其取决于特定的元件种类、 技术世代、最小特征尺寸(minimum feature size)、和/或其他的因素。因此，应按照估计的技术来解释“轻度掺杂”与“重度掺杂”，而不限于在此描述的实施例。在所示出的实施例中，当对深N阱区114进行退火工艺时，形成轻度掺杂的η型扩散区118。举例来说，当对深 N阱区114进行退火工艺时，η型掺杂物扩散进入本质区，从而形成轻度掺杂的η型扩散区 118。因此，深N阱区114可视情况而作为一扩散源。在集成电路元件100的其他掺杂区及其他结构上进行的退火工艺以可使掺杂物从深N阱区114扩散入本质区，而有助于形成轻度掺杂的η型扩散区。掺杂区120、122、124也形成于基板110中。掺杂区120、124重度掺杂ρ型掺杂物 (例如硼)，掺杂区122重度掺杂η型掺杂物(例如磷、砷)。因此，掺杂区120、IM可称为 P+区120、124，掺杂区122可称为N+区。P+区120、IM可具有相同或是不同的掺杂类型、 掺杂浓度、和/或掺杂轮廓(doping profile)。各掺杂区120、122、1 形成于隔离结构112 之间，故隔离结构112分隔掺杂区120、122、124以使掺杂区120、122、124彼此独立。P+区 120形成于隔离结构112之间并位于P阱区116中，P+区120自基板110的顶面延伸入P阱区116中。P+区120围绕N+区122与P+区1M。P+区120可视为一 P+防护环(P+guard ring) 0 N+区122形成于隔离区112之间并位于η型扩散区118中，N+区122自基板110 的顶面延伸入η型扩散区118中。P+区IM形成于η型扩散区118中并位于一金属层130 与隔离结构112之间，且P+区124自基板110的顶面延伸入η型扩散区118中。P+区IM 围绕金属层130，且也可称之为防护环。金属层130配置于基板110上并位于P+区124之间，且电性连接轻度掺杂的η型扩散区118。一肖特基势垒(Schottky barrier)形成在金属层130与轻度掺杂的η型扩散区118的结132。在所示出的实施例中，金属层130为一金属硅化物层，例如包括硅化钛 (titanium silicide,TiSi)、娃化钴(cobalt silicide,CoSi)、娃化银(nickel silicide, NiSi)、硅化钼(platinum silicide, PtSi)、硅化钽(tantalum silicide, TaSi)、其他适合的金属硅化物材料、或前述的组合。金属硅化物层可以是以自我对准金属硅化物工艺 (salicide process)制得，该工艺包括形成一金属层(未示出)于基板上，特别是形成在基板110的轻度掺杂η型扩散区118上，并进行一退火工艺以使金属层与其下的硅反应。退火工艺采用高温，温度高低取决于金属层的成分。之后，移除未反应的金属层。可进行额外的热处理工艺以减少金属硅化物的电阻。或者是，金属层130包括其他适于形成肖特基势垒的金属材料，例如钨、钛、铬、银、钯、其他适合的金属材料、或前述之组合。集成电路元件100包括一接触结构(contact structure, CO)，其包括接点140、 142、144、146。接点140、142、144、146包括一导电材料，例如钛、钨、钽、铝、铜、其他的导电材料、或前述之组合。在所示出的实施例中，接点140、142、144、146具有相同的尺寸、形状、 以及材质，或者是，依照集成电路元件100的设计需求而使接点140、142、144、146具有不同的尺寸、形状、和/或材质。接点140电性连接P+区120，接点142电性连接N+区122，接点 144电性连接P+区124与金属层130，以及接点146电性连接金属层130。接点140、142、 144、146可通过硅化物结构(例如金属硅化物)电性连接各个区域。OD代表有源区。可借由适合的工艺形成接点140、142、144、146。举例来说，接点140、142、144、 146可形成于一未介绍的层间介电层(interlayer dielectric layer, ILD layer)中，其形成于基板110上。形成接点140、142、144、146的方法可包括图案化与蚀刻层间介电层以形成多个沟槽，以一金属阻挡层(例如氮化钛)部分填满沟槽，然后，沉积一接触插塞层 (contact plug layer，例如钨)于金属阻挡层上以填满沟槽。层间介电层的材质包括介电材料，例如氧化硅、氮化硅、氮氧化硅、四甲基硅甲烷型的氧化物(TE0S formed oxide)、磷 ^Mit^-^s (phosphosilicate glass, PSG) ^￠!￠^(borophosphosilicate glass, BPSG)、低k值的介电材料、其他适合的介电材料、或前述的组合。示范的低k值介电材料包括掺氟硅玻璃(fluorinated silica glass, FSG)、掺碳的硅氧化物、黑钻石(美国加州应用材料公司制造)、干胶(xerogel)、气凝胶(aerogel)、非晶的氟化碳、聚对二甲苯基 (parylene)、苯并环丁烯树脂(BCB，bis-benzocyclobutenes)、SiLK(美国 Dow Chemical 公司制造)、聚酰亚胺、或前述的组合。层间介电层可视情况而具有一多层结构，其具有多种介电材料。集成电路元件100可包括额外的结构。举例来说，多种接点/导孔/导线以及多层内连线结构(例如金属层与层间介电层)可形成于基板110上，以连接集成电路元件100 的各种结构。额外的结构可提供元件100电性互连。举例来说，接点140、142、144、146可与多层内连线结构电性连接。在一实施例中，多层内连线结构包括垂直内连线(例如导孔或接点)以及水平内连线(例如金属线)。各种内连线结构可采用各种导电材料，包括铜、 钨、和/或硅化物。在一实施例中，镶嵌工艺(damascene process)和/或双镶嵌工艺(dual damascene process)可用以形成与铜有关的多层内连线结构。图3示出本发明另一实施例的一集成电路元件200的俯视图，集成电路元件200 为图1与图2中的集成电路元件100的变化。图4示出图3的集成电路元件200沿线段4_4 的剖面图。图3与图4的实施例在许多方面上相似于图1与图2的实施例。因此，为清楚与简化起见，在图1-图2与图3-图4中相似的结构用相同的元件符号标示。为能更加清楚以较佳地了解本发明的发明概念，以下将同时叙述图3与图4，并简化图3与图4。因此， 可在集成电路元件200中加入其他额外的组件，且可替换或删除下述的一些组件以作为集成电路元件200的其他实施例。集成电路元件200为一肖特基二极管。集成电路元件200不包括深N阱区114 (其作为本质区的扩散源)。相反地，集成电路元件200包括N阱区250作为扩散源。N阱区250 自基板110的顶面延伸入基板110 —距离D2。在所示出的实施例中，N阱区250延伸自掺杂区122。N阱区250延伸入基板110的距离接近P阱区116延伸入基板110的距离，例如约4微米至6微米。N阱区250与P阱区116之间水平间隔有一间距S。在所示出的实施例中，N阱区250的宽度w约为0. 5微米至3微米，N阱区250的掺杂浓度约为IxlO16原子 /立方公分至IxlOw原子/立方公分。可借由将η型掺杂物(例如磷或砷)注入基板110 的方式形成N阱区250。在所示出的实施例中，对N阱区250进行一退火工艺，例如快速热退火或激光退火。或者是，可以其他适合的工艺形成N阱区250，例如扩散工艺。相似于图1-图2中的集成电路元件100，本质区位于P阱区116之间，且P阱区 116定义出本质区的边界。在所示出的实施例中，一扩散区218配置于本质区中并位于N阱区250之间。N阱区250邻近扩散区218。在所示出的实施例中，扩散区218轻度掺杂η型掺杂物，以形成轻度掺杂的η型扩散区218。轻度掺杂的η型扩散区的掺杂浓度小于N阱区250的掺杂浓度。举例来说，轻度掺杂的η型扩散区218代表掺杂浓度约为IxlO15原子 /立方公分至IxlO16原子/立方公分。本领域技术人员当可理解“轻度掺杂” 一词与“重度掺杂” 一词是描述区域的掺杂浓度，其取决于特定的元件种类、技术世代、最小特征尺寸、和 /或其他的因素。因此，应按照估计的技术来解释“轻度掺杂”与“重度掺杂”，而不限于在此描述的实施例。在所示出的实施例中，当对N阱区250进行退火工艺时，形成轻度掺杂的 η型扩散区218。举例来说，当对N阱区250进行退火工艺时，η型掺杂物扩散进入本质区 (特别是在N阱区250之间)，从而形成轻度掺杂的η型扩散区218。在集成电路元件200 的其他掺杂区及其他结构上进行的退火工艺以可使掺杂物从N阱区250扩散入本质区中，而有助于形成轻度掺杂的η型扩散区。图5示出一集成电路元件300的俯视图，集成电路元件300为图1与图2的集成电路元件100的另一实施例。图6示出图5的集成电路元件300沿线段6-6的剖面图。图 5与图6的实施例在许多方面上相似于第1-4图的实施例。因此，为清楚与简化起见，在第 1-4图与第5-6图中相似的结构用相同的元件符号标示。为能更加清楚以较佳地了解本发明的发明概念，以下将同时叙述图5与图6，并简化图5与图6。因此，可在集成电路元件300 中加入其他额外的组件，且可替换或删除下述的一些组件以作为集成电路元件300的其他实施例。集成电路元件300为一肖特基二极管。集成电路元件300包括深N阱区114与N 阱区250，其皆可作为本质区的扩散源。在所示出的实施例中，N阱区250延伸入基板110 的深度接近深N阱区114的深度d，例如约4微米至6微米。N阱区250与P阱区116之间水平间隔有一间距s。再者，在所示出的实施例中，N阱区250的掺杂浓度约为深N阱区 114的掺杂浓度的十倍。举例来说，深N阱区114的掺杂浓度约为IxlO15原子/立方公分至 IxlO17原子/立方公分，N阱区250的掺杂浓度约为IxlO16原子/立方公分至IxlOw原子/ 立方公分。如上述，深N阱区114与N阱区250的形成方法为以η型掺杂物(例如磷或砷) 注入基板110中。在所示出的实施例中，对深N阱区114与N阱区250进行退火工艺，例如快速热退火或激光退火。或者是，以其他适合的工艺制作深N阱区114与N阱区250，例如扩散工艺。相似于图1-图2图的集成电路元件100以及第3-4图中的集成电路元件200，本质区位于深N阱区114上方并位于P阱区116之间，因此，深N阱区114与P阱区116定义出本质区的边界。在所示出的实施例中，本质区包括一扩散区318。深N阱区114定义出扩散区318的底部，且N阱区250定义出扩散区318的侧壁。在所示出的实施例中，扩散区318是轻度掺杂η型掺杂物，以形成轻度掺杂的η型扩散区318。再者，在所示出的实施例中，轻度掺杂的η型扩散区318的掺杂浓度小于N阱区250与深N阱区114的掺杂浓度。 举例来说，轻度掺杂的η型扩散区318代表掺杂浓度约为IxlO15原子/立方公分至IxlO16 原子/立方公分。本领域技术人员当可理解“轻度掺杂” 一词与“重度掺杂” 一词是描述区域的掺杂浓度，其取决于特定的元件种类、技术世代、最小特征尺寸、和/或其他的因素。因此，应按照估计的技术来解释“轻度掺杂”与“重度掺杂”，而不限于在此描述的实施例。在所示出的实施例中，当对深N阱区114与N阱区250进行退火工艺时，形成轻度掺杂的η型扩散区318。举例来说，当对深N阱区114与N阱区250进行退火工艺时，η型掺杂物扩散进入本质区(特别是在N阱区250之间)，从而形成轻度掺杂的η型扩散区318。在集成电路元件300的其他掺杂区及其他结构上进行的退火工艺以可使掺杂物从深N阱区114与N 阱区250扩散入本质区中，而有助于形成轻度掺杂的η型扩散区。图7示出本发明一实施例的一集成电路元件的制作方法400的流程图。制作方法 400的步骤402为提供一半导体基板。步骤404为在半导体基板中形成各种掺杂区。步骤 406为在各种掺杂区上进行退火工艺，以于半导体基板中形成一轻度掺杂扩散区。步骤408 为形成一导电层，其接触轻度掺杂扩散区。导电层与轻度掺杂扩散区的结形成一肖特基区域(schottky region) 0步骤410为完成制作集成电路元件。在制作方法400的步骤之前、 之中或是之后可加入另外的步骤，且在制作方法的其他实施例中，可取代或是删除部分的前述步骤。可以制作方法400制作前述的集成电路元件100。举例来说，请参照图1与图2，在步骤402中，提供一基板110。在步骤404中，将η型掺杂物(例如磷或砷)注入基板110 至一深度d以形成深N阱区114。在形成深N阱区114之后，将ρ型掺杂物(例如硼)注入基板110以形成P阱区116。在所示出的实施例中，以扩散工艺形成掺杂区120、122、124。 可在任何时间点形成隔离结构112，以隔离集成电路元件100的各种结构。举例来说，隔离结构112可形成在深N阱区114与P阱区116形成之后，并在掺杂区120、122、124形成之前。在步骤406中，进行一退火工艺，以使η型掺杂物自深N阱区114扩散进入基板110的一本质区中以形成轻度掺杂的η型扩散区118。在所示出的实施例中，退火工艺为热退火工艺，其工艺条件为在工艺温度约为850°C至1100°C下持续约30分钟至1小时。也可使用其他的工艺温度与时间以形成具有特定特征的轻度掺杂η型扩散区118。如上述，施加在其他掺杂区(例如P阱区116与掺杂区120、122、124)的退火工艺也会使掺杂物从深N阱区114 扩散至本质区中，而有助于形成轻度掺杂的η型扩散区118。因此，可调整用以形成集成电路元件100的退火工艺(例如调整各退火工艺的工艺温度与时间)以确保完成的集成电路元件100中的轻度掺杂的η型扩散区118具有预期的掺杂浓度、掺杂轮廓、和/或电性。在步骤408中，形成金属层130，以于金属层130与轻度掺杂的η型扩散区118的结132形成一肖特基势垒。在步骤410中，完成集成电路元件100的制作。举例来说，可在基板110上形成一内连线结构，其包括各种金属与介电层。举例来说，在所示出的实施例中，各种接点 140、142、144、146形成在一位于基板110上的介电层(未示出)中，并电性连接集成电路元件100的各种结构。制作方法400也可用来制作前述的集成电路元件200。举例来说，请参照图3与图 4，在步骤402中，提供基板110。在步骤404中，将ρ型掺杂物(例如硼)注入基板110中以形成P阱区116。以η型掺杂物注入基板110中以形成N阱区250。在所示出的实施例中，以扩散工艺形成掺杂区120、122、124。可在任何时间点形成隔离结构112，以隔离集成电路元件200的各种结构。举例来说，隔离结构112可形成在P阱区116与N阱区250形成之后，并在掺杂区120、122、1Μ形成之前。在步骤406中，进行一退火工艺，以使η型掺杂物自N阱区250扩散进入基板110的一本质区中以形成轻度掺杂的η型扩散区218。在所示出的实施例中，退火工艺为热退火工艺，其工艺条件为在工艺温度约为850°C至1100°C 下持续约30分钟至1小时。也可使用其他的工艺温度与时间以形成具有特定特征的轻度掺杂η型扩散区218。值得注意的是，施加在其他掺杂区(例如P阱区116与掺杂区120、 122、124)的退火工艺也会使掺杂物从N阱区250扩散至本质区中，而形成轻度掺杂的η型扩散区218。因此，可调整用以形成集成电路元件200的退火工艺(例如调整各退火工艺的工艺温度与时间)以确保完成的集成电路元件200中的轻度掺杂的η型扩散区218具有预期的掺杂浓度、掺杂轮廓、和/或电性。在步骤408中，形成金属层130，以于金属层130与轻度掺杂的η型扩散区218的结132形成一肖特基势垒。在步骤410中，完成集成电路元件200的制作。举例来说，可在基板110上形成一内连线结构，其包括各种金属与介电层。 举例来说，在所示出的实施例中，各种接点140、142、144、146形成在一位于基板110上的介电层(未示出)中，并电性连接集成电路元件200的各种结构。制作方法400也可用来制作前述的集成电路元件300。举例来说，请参照图5与图6，在步骤402中，提供基板110。在步骤404中，将η型掺杂物(例如磷或砷)注入基板110 至一深度d以形成深N阱区114。在形成深N阱区114之后，将ρ型掺杂物(例如硼)注入基板110中以形成P阱区116，并将η型掺杂物注入基板110中以形成N阱区250。在所示出的实施例中，以扩散工艺形成掺杂区120、122、124。可在任何时间点形成隔离结构112， 以隔离集成电路元件300的各种结构。举例来说，隔离结构112可形成在深N阱区114、P 阱区116与N阱区250形成之后，并在掺杂区120、122、1Μ形成之前。在步骤406中，进行一退火工艺，以使η型掺杂物自深N阱区114与N阱区250扩散进入基板110的一本质区中以形成轻度掺杂的η型扩散区318。在所示出的实施例中，退火工艺为热退火工艺，其工艺条件为在工艺温度约为850°C至1100°C下持续约30分钟至1小时。也可使用其他的工艺温度与时间以形成具有特定特征的轻度掺杂η型扩散区318。值得注意的是，施加在其他掺杂区(例如P阱区116与掺杂区120、122、124)的退火工艺也会使掺杂物从深N阱区 114与N阱区250扩散至本质区中，而形成轻度掺杂的η型扩散区318。因此，可调整用以形成集成电路元件300的退火工艺(例如调整各退火工艺的工艺温度与时间)以确保完成的集成电路元件300中的轻度掺杂的η型扩散区318具有预期的掺杂浓度、掺杂轮廓、和/或电性。在步骤408中，形成金属层130，以于金属层130与轻度掺杂的η型扩散区318的结 132形成一肖特基势垒。在步骤410中，完成集成电路元件300的制作。举例来说，可在基板110上形成一内连线结构，其包括各种金属与介电层。举例来说，在所示出的实施例中， 各种接点140、142、144、146形成在一位于基板110上的介电层(未示出)中，并电性连接集成电路元件300的各种结构。由于上述的肖特基元件以一导电层接触一轻度掺杂扩散区(例如前述的轻度掺杂的η型扩散区118、218、和/或318)以形成一肖特基势垒，因此，肖特基元件会具有较佳的性能(performance)。轻度掺杂扩散区可减少在导电层/轻度掺杂扩散区的结的掺杂浓度，使得肖特基元件的击穿电压(vbd)增加并减少漏电流。与轻度掺杂扩散区相同导电类型的阱(例如N阱区250)可减少肖特基元件中的寄生电阻(parasitic resistance) 0再者，上述的肖特基元件(集成电路元件100、200、300)可利用标准的CMOS工艺而轻易地形成在同一晶片上，无需使用额外的工艺(例如额外的掩模步骤)和/或制作成本。如此一来，可轻易地将具有不同击穿电压与开启电压(turn on voltage)的肖特基元件制作于单一集成电路元件上。不同的实施例可具有不同的优点，且没有特定的优点是每一个实施例都要具有的。本发明提供许多不同的实施例。在一实施例中，集成电路元件包括一半导体基板， 具有一顶面与一底面；一轻度掺杂扩散区，配置于半导体基板中；一第一阱，自顶面延伸入半导体基板，第一阱围绕轻度掺杂扩散区；一第二阱，配置于半导体基板中，第二阱配置于轻度掺杂扩散区下方并部分邻接第一阱的一底部；以及一导电层，邻近轻度掺杂扩散区，其中导电层与轻度掺杂扩散区的一结上形成有一肖特基区域。该半导体基板与该第一阱为一第一导电类型。该轻度掺杂扩散区与该第二阱为一第二导电类型。轻度掺杂扩散区的掺杂浓度可小于第二阱的掺杂浓度。集成电路元件可还包括第二导电类型的一第三阱，其自顶面延伸入半导体基板至第二阱，其中第三阱定义出轻度掺杂扩散区的侧壁。在一实施例中， 轻度掺杂扩散区为一轻度掺杂η型区，第一阱为一深N阱，以及第二阱为一 P阱。集成电路元件可还包括第一导电类型的一第一掺杂区，其配置于轻度掺杂扩散区中并邻近半导体基板的顶面，第一掺杂区围绕导电层。一隔离结构可配置于半导体基板中， 并位于第一掺杂区与第二导电类型的一第二掺杂区之间，第二掺杂区位于轻度掺杂扩散区中并邻近半导体基板的顶面。集成电路元件可还包括第一导电类型的一第三掺杂区，其配置于第一阱中并邻近半导体基板的顶面。另一隔离结构可配置于半导体基板中，并位于第二掺杂区与第三掺杂区之间。在一实施例中，第一掺杂区、第二掺杂区与第三掺杂区为重度掺杂扩散区。一接点结构可电性连接导电层、第一掺杂区、第二掺杂区与第三掺杂区。在另一实施例中，一种集成电路元件包括一半导体基板，具有一顶面与一底面； 一轻度掺杂扩散区，配置于半导体基板中；一第一阱与一第二阱，自顶面延伸入半导体基板中，轻度掺杂扩散区位于第一阱与第二阱之间；一第三阱，自顶面延伸入半导体基板，第三阱围绕第一阱与第二阱；以及一导电层，邻近轻度掺杂扩散区，其中导电层与轻度掺杂扩散区的一结上形成有一肖特基区域。半导体基板与第三阱为一第一导电类型。轻度掺杂扩散区、第一阱与第二阱为一第二导电类型。集成电路元件可还包括第二导电类型的一第四阱， 配置于半导体基板中，并位于轻度掺杂扩散区下方，且部分邻接第三阱的一底部，其中第一阱与第二阱自半导体基板的顶面延伸至第四阱。集成第三阱可水平分隔于第一阱与第二阱一间距。第一阱与第二阱的掺杂浓度可至少为第四阱的掺杂浓度的十倍或以上。举例来说，第一阱与第二阱的掺杂浓度约为IxlO16原子/立方公分至IxlOw原子/立方公分，第四阱的掺杂浓度约为IxlO15原子/立方公分至IxIO17原子/立方公分，以及轻度掺杂扩散区的掺杂浓度约为IxlO15原子/立方公分至IxlO"5原子/立方公分。在一实施例中，轻度掺杂扩散区为一轻度掺杂η型区，第一阱与第二阱为N阱，第三阱为一 P阱，以及第四阱为一深N阱。集成电路元件可还包括一第一掺杂区，配置于轻度掺杂扩散区中并邻近半导体基板的顶面，第一掺杂区围绕导电层；一第二掺杂区，配置于第一阱与第二阱中并邻近半导体基板的顶面，第二掺杂区具有一第一部分与一第二部分，第一阱围绕第一部分，第二阱围绕第二部分；以及一第三掺杂区，配置于第三阱中并邻近半导体基板的顶面。第一与第三掺杂区可为第一导电类型，且第二掺杂区可为第二导电类型。一隔离结构可配置于第一掺杂区与第二掺杂区之间，以及一隔离结构可配置于第二掺杂区与第三掺杂区之间。在又一实施例中，一种集成电路元件的制作方法包括提供一半导体基板，半导体基板具有一顶面与一底面，半导体基板为一第一导电类型；形成一第二导电类型的一第一阱与一第二阱，第一阱与第二阱自顶面延伸入半导体基板；形成第一导电类型的一第三阱， 第三阱自顶面延伸入半导体基板，第三阱围绕第一阱与第二阱；进行一退火工艺，以于半导体基板中形成一轻度掺杂扩散区，轻度掺杂扩散区位于第一阱与第二阱之间，且被掺杂成第二导电类型；以及形成一导电层，导电层邻近轻度掺杂扩散区，其中导电层与轻度掺杂扩散区的一结形成有一肖特基区域。可调整退火工艺以使扩散自第一阱与第二阱的掺杂物形成轻度掺杂扩散区。在一实施例中，集成电路元件的制作方法可还包括形成第二导电类型的一第四阱，其配置于半导体基板中，且部分邻接第三阱的一底部，其中第一阱与第二阱自半导体基板的顶面延伸至第四阱，轻度掺杂扩散区位于第四阱上。在本实施例中，可调整退火工艺以使扩散自第一阱、第二阱与第四阱的掺杂物形成轻度掺杂扩散区。本发明虽以优选实施例揭示如上，然而其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
权利要求
1.一种集成电路元件，包括一半导体基板，具有一顶面与一底面，该半导体基板为一第一导电类型；一轻度掺杂扩散区，配置于该半导体基板中，该轻度掺杂扩散区被掺杂成一第二导电类型；一具有该第一导电类型的第一阱，自该顶面延伸入该半导体基板，该第一阱围绕该轻度掺杂扩散区；一具有该第二导电类型的第二阱，配置于该半导体基板中，该第二阱配置于该轻度掺杂扩散区下方并部分邻接该第一阱的一底部；以及一导电层，邻近该轻度掺杂扩散区，其中该导电层与该轻度掺杂扩散区的一结上形成有一肖特基区域。
2.如权利要求1所述的集成电路元件，其中该轻度掺杂扩散区的掺杂浓度小于该第二阱的掺杂浓度。
3.如权利要求1所述的集成电路元件，还包括一具有该第一导电类型的第一掺杂区，配置于该轻度掺杂扩散区中并邻近该半导体基板的该顶面，该第一掺杂区围绕该导电层。
4.如权利要求3所述的集成电路元件，还包括一隔离结构，配置于该半导体基板中并位于该第一掺杂区与该第二导电类型的一第二掺杂区之间，该第二掺杂区位于该轻度掺杂扩散区中并邻近该半导体基板的该顶面；以及一具有该第一导电类型的第三掺杂区，配置于该第一阱中并邻近该半导体基板的该顶
5.如权利要求1所述的集成电路元件，还包括一具有该第二导电类型的第三阱，自该顶面延伸入该半导体基板至该第二阱，其中该第三阱定义出该轻度掺杂扩散区的侧壁。
6.一种集成电路元件，包括一半导体基板，具有一顶面与一底面，该半导体基板为一第一导电类型；一轻度掺杂扩散区，配置于该半导体基板中，该轻度掺杂扩散区被掺杂成一第二导电类型；一具有该第二导电类型的第一阱与一具有该第二导电类型的第二阱，自该顶面延伸入该半导体基板中，该轻度掺杂扩散区位于该第一阱与该第二阱之间；一具有该第一导电类型的第三阱，自该顶面延伸入该半导体基板，该第三阱围绕该第一阱与该第二阱；以及一导电层，邻近该轻度掺杂扩散区，其中该导电层与该轻度掺杂扩散区的一结上形成有一肖特基区域。
7.如权利要求6所述的集成电路元件，还包括一具有该第二导电类型的第四阱，配置于该半导体基板中，并位于该轻度掺杂扩散区下方，且部分邻接该第三阱的一底部，其中该第一阱与该第二阱自该半导体基板的该顶面延伸至该第四阱，该第一阱与该第二阱的掺杂浓度至少为该第四阱的掺杂浓度的十倍或以上。
8.如权利要求6所述的集成电路元件，还包括一具有该第一导电类型的第一掺杂区，配置于该轻度掺杂扩散区中并邻近该半导体基板的该顶面，该第一掺杂区围绕该导电层；一具有该第二导电类型的第二掺杂区，配置于该第一阱与该第二阱中并邻近该半导体基板的该顶面，该第二掺杂区具有一第一部分与一第二部分，该第一阱围绕该第一部分，该第二阱围绕该第二部分；以及该第一导电类型的一第三掺杂区，配置于该第三阱中并邻近该半导体基板的该顶面。
9.一种集成电路元件的制作方法，包括提供一半导体基板，该半导体基板具有一顶面与一底面，该半导体基板为一第一导电类型；形成一第二导电类型的一第一阱与一第二阱，该第一阱与该第二阱自该顶面延伸入该半导体基板；形成该第一导电类型的一第三阱，该第三阱自该顶面延伸入该半导体基板，该第三阱围绕该第一阱与该第二阱；进行一退火工艺，以于该半导体基板中形成一轻度掺杂扩散区，该轻度掺杂扩散区位于该第一阱与该第二讲之间，且被掺杂成该第二导电类型；以及形成一导电层，该导电层邻近该轻度掺杂扩散区，其中该导电层与该轻度掺杂扩散区的一结形成有一肖特基区域。
10.如权利要求9所述的集成电路元件的制作方法，其中进行该退火工艺的方法包括调整该退火工艺以使扩散自该第一阱与该第二阱的掺杂物形成该轻度掺杂扩散区。
全文摘要
本发明提供一种集成电路元件及其制作方法，其中集成电路元件包括半导体基板，具有顶面与底面，半导体基板为第一导电类型；轻度掺杂扩散区，配置于半导体基板中，轻度掺杂扩散区被掺杂成第二导电类型；具有第一导电类型的第一阱，自顶面延伸入半导体基板，第一阱围绕轻度掺杂扩散区；具有第二导电类型的第二阱，配置于半导体基板中，第二阱配置于轻度掺杂扩散区下方并部分邻接第一阱的底部；以及导电层，邻近轻度掺杂扩散区，其中导电层与轻度掺杂扩散区的结上形成有肖特基区域。本发明的元件具有较佳的性能，无需使用额外的工艺和/或制作成本，可轻易地将具有不同击穿电压与开启电压的肖特基元件制作于单一集成电路元件上。
文档编号H01L21/329GK102446954SQ20111005408
公开日2012年5月9日 申请日期2011年3月4日 优先权日2010年10月7日
发明者叶德强, 叶秉君, 赵治平 申请人:台湾积体电路制造股份有限公司