专利名称：半导体组件及其制作方法
技术领域：
本发明是有关于一种半导体组件，且特别是有关于一种高电压半导体组件及其制作方法。
背景技术：
半导体集成电路(IC)产业已历经快速成长。集成电路材料与设计上的科技进展已形成数个集成电路世代，其中每一世代具有较前一世代更小且更复杂的电路。然而，这些进展已增加了处理与制造集成电路的复杂性，且为了实现这些进展，在集成电路处理与制造上需要相似的发展。在集成电路发展的进程中，随着几何尺寸(亦即，利用一制程可形成的最小构件)的减少，功能密度(亦即，每芯片面积的互连组件的数量)大体上已获得增加。这些集成电路包含高电压晶体管组件。随着几何尺寸的持续缩小，现存的高电压等离子体组件变得愈来愈难达到一定程度的性能准则。举例而言，崩溃电压(breakdown voltage)可能变成传统高电压晶体管组件的性能限制。对于这些传统高电压晶体管组件而言，在崩溃电压上的任何改善可能在组件的导通电阻(on-state resistance)上造成不受欢迎的增加。因此，虽然现存的高电压晶体管组件已经大致上能满足其所预期的目的，但这些组件在所有方面并未完全令人满意。
发明内容
因此，本发明的一方面是在提供一种半导体组件及其制作方法，其可在不增加组件的导通电阻的情况下，改善半导体组件的崩溃电压。本发明的另一方面就是在提供一种半导体组件及其制作方法，其无需额外的制作制程来进行植入屏蔽层的制作。本发明的一较广型式包含一种高电压半导体组件的制作方法。此方法包含形成一植入屏蔽层于一基材上，此植入屏蔽层具有多个屏蔽构件，这些屏蔽构件由多个开口所隔开，其中这些开口分别对齐基材的多个第一区，且前述的屏蔽构件分别对齐基材的多个第二区；透过开口，将掺质离子植入基材的第一区中；以及以一方式回火基材，以使植入的掺质离子从第一区扩散至第二区中，而此方式是使回火后的第一区的掺质浓度程度大约等于第二区的掺质浓度程度。本发明的另一较广型式包含一种高电压半导体组件的制作方法。此方法包含指定第一、第二与第三区于一基材中，其中第一与第二区分别为半导体组件的源极与漏极将形成的区域，其中第三区分开第一与第二区；形成一有沟槽的植入屏蔽层至少部分地位于第三区上方；将多个掺质植入第一、第二与第三区中，在植入期间，有沟槽的植入屏蔽层保护在其下方的第三区的部分；以及以一方式回火基材，以造成掺质在第三区中扩散。本发明的又一较广型式包含一种高电压半导体组件。此高电压半导体组件包含一基材，具有第一、第二与第三区，第一与第二区具有不同的掺杂极性且为第三区所分开， 第三区具有与第二区相同的掺杂极性、以及较第二区低的掺质浓度程度；一源极形成在基材中，且位于第一区上方，源极与第一区具有不同的掺杂极性；一漏极形成在基材中，且位于第二区上方，漏极与第二区具有相同的掺杂极性；以及一栅极形成于部分的第三区上方， 且相较于漏极，栅极形成于较接近源极。本发明的一优点为，其可在不增加组件的导通电阻的情况下，改善半导体组件的崩溃电压。本发明的另一优点为，无需额外的光罩，也无需额外的离子植入制程，即可形成具有降低的掺质浓度程度的缓冲区。
从上述结合所附附图所做的详细描述，可对本发明的各方面有更佳的了解。需强调的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为了使讨论更为清楚，各特征的尺寸都可任意地增加或减少。图1是绘示依照本发明的各方面的一种制作高电压半导体组件的方法的流程图；图2A与图3至图6是绘示依照本法明的一实施例的一种高电压半导体组件在制作的各阶段的部分剖面示意图；图7A与图8A是绘示依照本发明的不同实施例的一种高电压半导体组件在制作的一阶段的部分剖面示意图；图2B、图7B与图8B是绘示依照本发明的不同实施例的一种高电压半导体组件在制作的一阶段的部分上视示意图。主要组件符号说明20:方法22 方块24:方块沈方块35 切割线40 高电压半导体组件50 基材70 区域71 区域75 源极端点80 植入屏蔽层80A 植入屏蔽层80B 植入屏蔽层 90 部分90A 部分90B 部分91 部分9IA 部分91B:部分95:曲线外型100 屏蔽构件100A 屏蔽构件100B 屏蔽构件101 屏蔽构件IOlA 屏蔽构件IOlB 屏蔽构件102:屏蔽构件102A:屏蔽构件102B 屏蔽构件 103 屏蔽构件103A 屏蔽构件 103B 屏蔽构件104 屏蔽构件104A 屏蔽构件
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104B 屏蔽构件105A 屏蔽构件105B 屏蔽构件106A 屏蔽构件106B 屏蔽构件110 狭缝/开口1IOA 狭缝 / 开口1IOB 狭缝 / 开口111:狭缝 / 开口IllA 狭缝 / 开口11IB 狭缝 / 开口112 狭缝 / 开口112A:狭缝 / 开口112B:狭缝 / 开口113 狭缝 / 开口113A 狭缝 / 开口113B 狭缝 / 开口114A 狭缝 / 开口114B 狭缝 / 开口115A 狭缝 / 开口115B 狭缝/开口120 横向尺寸121 横向尺寸130 横向尺寸131 横向尺寸150 离子植入制程160 植入区161 植入区162 植入区163 植入区170 未植入区171 未植入区172:未植入区173 未植入区174 未植入区180 植入区181 植入区200 回火制程210:掺杂区250:介电结构260 掺杂延伸区265 突出部270 栅极结构271 栅极电极272:栅极介电质300:源极区310 漏极区320 掺杂区
具体实施例方式可了解的是，以下的揭示提供了许多不同的实施例或例子，以执行各种实施例的不同特征。以下所描述的构件与安排的特定例子是用以简化本发明。当然这些仅为例子， 并非限制。举例而言，在描述中，第一特征形成于第二特征之上或上可能包含第一与第二特征以直接接触的方式形成的实施例，且亦可包含额外特征可能形成在第一与第二特征之间而使第一与第二特征并未直接接触的实施例。此外，本发明可能会在各例子中重复参考数字及/或文字。这样的重复是基于简单与清楚的目的，以其本身而言并非用以指定所讨论的各实施例及/或配置之间的关系。绘示于图1中的是一种制作半导体晶体管组件的方法20的流程图。应该注意的是，可在图1的方法20进行之前、期间或之后，提供额外的制程，且那些其它制程可能仅简短描述于此。请参照图1，方法20始于方块22，在方块22中，提供基材。形成植入屏蔽层于基材上方。植入屏蔽层具有多个屏蔽构件，这些屏蔽构件由多个开口所隔开。这些开口分别对齐基材的多个第一区。屏蔽构件分别对齐基材的多个第二区。方法20继续进行至方块24，在方块M中，透过开口，将掺质离子植入基材的第一区中。方法20继续进行至方块沈， 在方块沈中，对基材进行回火，以使植入的掺质离子从第一区扩散至第二区中。以一方式进行回火，而使回火后的第一区的掺质浓度程度大约等于第二区的掺质浓度程度。为了更了解本发明的创新概念，图2至图8已经过了简化。图2A与图2B是分别绘示依照一实施例的部分高电压半导体组件40的部分剖面示意图与部分上视示意图。图 2A大约代表沿图2B的上视图的切割线35切割所看到的剖面图。然而，可了解的是，为了简明之故，图2A与图2B均已简化，两者可能没有准确的一对一对应。请参照图2A的剖面图，高电压半导体组件40包含基材50。在本实施例中，基材 50是一半导体基材。举例而言，基材50可为硅基材。替代性地，基材50的材料可为其它一些适合的元素半导体，例如钻石或锗；适合的复合半导体，例如碳化硅、砷化铟或磷化铟； 或适合的合金半导体，例如碳化硅锗(SiGeC)、磷化镓砷(GaAsP)或磷化镓铟(GaInP)。以P型掺质，例如硼，掺杂图2A所示的基材50的一部分。在替代实施例中，可以 N型掺质，例如砷或磷，掺杂基材50。基材50亦可包含磊晶层(印i-layer)形成于其上。制作高电压半导体组件40包含在基材50的不同部分中形成源极与漏极。在此， 可将基材50的区域70指定为漏极区(漏极最终将形成于其中)，而可将基材50的不同区域71指定为源极区(源极最终将形成于其中)。当源极较晚形成时，源极将具有实质圆形或曲线形的尖端部，称为源极端点(source tip)。此源极端点75的区域的形状显示在第2B 图中，且以参考数字75予以标示。这样的圆形有助于降低组件在后续操作时的电场密度。 然而，可了解的是，在此制作阶段，源极与漏极实际上尚未形成。在此所绘示的源极端点75 仅是用以例示。形成植入屏蔽层80于基材50的上方。植入屏蔽层80形成在基材50的区域70 与71之间。换言之，植入屏蔽层80形成在高电压半导体组件40的未来的源极区与未来的漏极区之间。植入屏蔽层80具有由多个狭缝/开口所分开的多个屏蔽构件，可由图2B的上视图看出。在图2B所示的实施例中，植入屏蔽层80具有两部分90与91。部分90的左侧(参照图2B)从上视观之具有实质圆形或曲线形的外型。圆形或曲线形的外型大致上像一圆的一部分。在高电压半导体组件40操作时，这样的外型有助于降低植入屏蔽区下方的基材50 的区域中的电场强度。部分91为部分90从“上”、“左”与“下”的方向(参照图2B)所部分围绕。部分91亦具有实质圆形或朝向左边的曲线外型95(参照图2B)。狭缝/开口全位于部分90中，而部分91实质上并不具有狭缝/开口。因此，部分91具有单一屏蔽构件。在一实施例中，植入屏蔽层80包含光阻材料。在此例子中，形成植入屏蔽层80时， 可通过沉积光阻层(例如透过旋转涂布制程)，接着图案化光阻层，以形成部分90与91，包含形成部分90的狭缝/开口。可利用在此技术领域中已知的微影制程来进行图案化，此微影制程可包含一或多个屏蔽、曝光、显影、烘烤、与冲洗制程(无需依此顺序)。替代性地，植入屏蔽层80可包含硬屏蔽材料，此硬屏蔽材料利用一光阻屏蔽来加以图案化。请参照图2A的剖面图，其绘示出植入屏蔽层80的一些屏蔽构件与狭缝/开口， 以提供本发明的较佳理解。为了简化的目的，仅将一选取数量的屏蔽构件绘示为屏蔽构件 100-104，且仅将一选取数量的狭缝/开口绘示为狭缝/开口 110-113。植入屏蔽层80可含有更多的屏蔽构件与狭缝/开口(如可从图2B的上视图所看到的)，而为了简化与清楚的
7目的，这些屏蔽构件与狭缝/开口并未绘示在图2A的剖面图中。而且，屏蔽构件100-103 与狭缝/开口 110-113属于植入屏蔽层80的部分90，屏蔽构件104则属于植入屏蔽层80 的部分91。屏蔽构件100-103均具有横向尺寸120，且狭缝/开口 110-113均具有横向尺寸 121，横向尺寸121是以相同于测量横向尺寸120时的方向来进行测量。在图2A所示的实施例中，横向方向为水平方向，此水平方向与切割线35的延伸方向相同。相似地，当切割线 35朝不同方向(例如由上视观之为垂直方向)延伸时，则横向尺寸120-121也将垂直测量。 换言之，屏蔽构件100-103与狭缝/开口 110-113具有不仅以一固定方向测量的横向尺寸。 由于植入屏蔽层80的部分90为实质曲线形或圆形，因此屏蔽构件100-103与狭缝/开口 110-113的横向尺寸也可以超过一种方向来加以测量。然而，不管这些横向尺寸以何种方向进行测量，在本实施例中，遍及每一屏蔽构件或每一狭缝/开口，每个横向尺寸的大小维持大致相等。横向尺寸121大于横向尺寸120，意味着狭缝/开口 110-113较屏蔽构件100-103 宽。在一实施例中，横向尺寸121对横向尺寸120的比例小于4 1。举例而言，横向尺寸 120可大约等于1. 6 μ m，且横向尺寸121可大约等于3 μ m,而导致横向尺寸121与120之间具有大约2 1的比例。植入屏蔽层80的部分90具有以水平方向测量的总横向尺寸130，总横向尺寸130 为部分90的所有屏蔽构件与狭缝/开口，包含屏蔽构件100-103与狭缝/开口 110-113，的横向尺寸的总合。植入屏蔽层80的部分91-为所示的实施例中的屏蔽构件104-具有横向尺寸131，横向尺寸131是以相同于测量横向尺寸131的水平方向来进行测量。在一实施例中，横向尺寸130对横向尺寸131的比例大约为2 1。图3至图5是绘示高电压半导体组件40在图2A的制作阶段后的制作各阶段的部分剖面示意图。为了简化之故，不再绘示高电压半导体组件40的上视图。现请参照图3，进行离子植入制程150，以将多个掺质离子(亦称为掺质)植入基材50中。掺质离子具有相反于基材50的掺杂极性。因此，在本实施例中，基材50为P型掺杂，离子植入制程150所植入的掺质离子为N型离子，例如砷或磷离子。植入屏蔽层80在离子植入制程150期间做为保护屏蔽。特别的是，屏蔽构件 100-104保护位于下方的基材50的数个区域免于受到掺质离子所植入。然而，以掺质离子植入基材50遭狭缝/开口 110-113所暴露出来的区域。因此，掺杂或植入区160-163形成在狭缝/开口 110-113下方的基材50的数个部分中。这些植入区160-163将未植入区 170-174分开，其中这些未植入区170-174位于屏蔽构件100-104的下方，因此在离子植入制程150期间获得保护。换言之，植入区160-163分别大约垂直对齐狭缝/开口 110-113， 而未植入区170-174分别大约垂直对齐屏蔽构件100-104。除了于狭缝/开口 110-113下方形成植入区160-163外，离子植入制程150亦分别在基材50的区域70与71中形成植入区180与181。掺杂或植入区180-181与160-163 一起做为高电压半导体组件40的N型漂移(N-drift)区。而且，可了解的是，在一些实施例中，可能有一或多个图案化植入屏蔽层形成在区域71上方(此区域71为后来源极将形成之处)。然而，为了简化与清楚之故，在此并未绘示出这些植入屏蔽层。现请参照图4，移除植入屏蔽层80，并对基材50进行回火制程200，以回火基材50的各个区域。回火制程200可包含不仅单一回火制程，而且也可包含数个回火制程。这些回火制程可结合其它制作制程进行，且后来的回火制程可无需紧接在前一回火制程后进行。回火制程200造成掺质离子从植入区160-163扩散至邻近的未植入区170-173 中。因此，随着回火制程的进行，植入区160-163的掺质浓度程度(亦称为掺杂浓度程度) 逐渐下降，但未植入区170-173的掺质浓度程度逐渐上升。植入区160-163与未植入区 170-173的尺寸够小，以确保掺质离子的扩散可为完全的，如此使得植入区160-163的掺质浓度程度最后将实质等于未植入区170-173的掺质浓度程度。未植入区174可接收来自邻近的植入区163的一些掺质离子，但是由于未植入区 174在尺寸上远大于植入区163，因此扩散至未植入区174的掺质离子的数量关于未植入区 174的掺质浓度程度可予以忽略。现请参照图5，于回火制程200完成后，掺质离子从植入区160-163扩散至邻近的未植入区170-173的结果，形成了掺杂区210。如上所讨论，掺杂区210将不具有分段的掺质浓度程度，因为回火制程200 (图5所示)造成掺质离子四处移动，如此可将植入区160-163 与未植入区170-173之间的掺质浓度程度“弄均勻(even out)”。因此，在一给定深度下， 沿着水平方向的不同点，掺杂区210具有大致均勻的掺质浓度程度。掺杂区210亦具有较附近的植入区180低的掺质浓度程度。植入区180与掺杂区210的形成是同一离子植入制程150的结果，因此具有相同掺杂极性。然而，由于植入区 180并不具有植入屏蔽层形成于其上(或至少未到植入屏蔽层80的范围)，因此可在无阻碍的情况下，将离子植入制程150的掺质离子植入至植入区180中。相较之下，一些掺质离子受到屏蔽构件100-103的阻挡，因而无法进入基材50的未植入区170-173，其中未植入区 170-173现在构成掺杂区210的数个部分。因此，相较于植入区180，掺杂区210具有缩减的掺质浓度程度。植入区180与掺杂区210的掺质浓度程度之间的差异与横向尺寸120与121 (绘示于图2A中)的相关大小有关联。这是因为横向尺寸120的大小直接影响可进入(后来将变成)掺杂区210的掺质离子的数量。随着横向尺寸120的大小的增加，横向尺寸121 的大小减少。因此，较少数量的掺质离子将植入至植入区160-163(绘示于图3中)中，如此一来，掺杂区210的全部掺质浓度程度减少。相反地，随着横向尺寸120的大小的减少， 横向尺寸121的大小增加。因此，较多数量的掺质离子将植入至植入区160-163(绘示于图 3中)中，如此一来，掺杂区210的全部掺质浓度程度增加。这样意味着掺杂区210的掺质浓度程度对植入区180的掺质浓度程度的比例大约等于(开口所暴露出的总面积)对(开口所暴露出的总面积与屏蔽构件的总面积的总合)的比例。在此所示的实施例中，植入区180和掺杂区210的掺质浓度程度与横向尺寸 120-121之间的关系以下列的数学方程式表示横向尺寸121/(横向尺寸120+横向尺寸121)=掺杂区210的掺质浓度程度/植入区180的掺质浓度程度运用上述的方程式，且依照一实施例，利用横向尺寸121为横向尺寸120的二倍大的例子，掺杂区210的掺质浓度程度大约为植入区180的掺质浓度程度的大约2/3。因此， 可通过调整屏蔽构件100-103与狭缝/开口 110-113的尺寸，来调整掺杂区210的所需掺质浓度程度(对应于植入区180的掺质浓度程度)。
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请参照图6，形成介电结构250于基材50中。介电结构250可包含绘示在图6的实施例中的区域性硅氧化(LOCOS)组件。在一替代实施例中，介电结构250可包含浅沟渠隔离(STI)组件作为代替。介电结构250的至少一部分形成在掺杂区210中。介电结构250 帮助定义主动区的边界，例如高电压半导体组件40的源极区与漏极区的边界。之后，形成掺杂延伸区260于基材50中。掺杂延伸区260具有与基材50相同的掺杂极性，但相反于植入区180-181与掺杂区210的掺杂极性。因此，在所示的实施例中， 掺杂延伸区260为P型，如此在此亦可称为P型基体延伸区(P-body extension region)。制作掺杂延伸区沈0时可利用两道分开的离子植入制程。第一道离子植入制程形成掺杂区，此掺杂区至少部分位于植入区181的上部中。第二道离子植入制程形成更深且更广的掺杂区，此掺杂区向外而朝掺杂区210或植入区180 “延伸(extends)”或“伸出 (protrudes) 接着，可进行热制程，以互相扩散(inter-diffuse)且将两这掺杂区合并成单一掺杂区，借以形成掺杂延伸区沈0。因此，掺杂延伸区260具有朝植入区180延伸的突出部沈5。在所示的实施例中，突出部265部分深入掺杂区210中。于掺杂延伸区260形成后，形成栅极结构270。栅极结构270包含栅极电极271， 其中栅极电极271形成在部分的介电结构250与栅极介电质272上，而栅极介电质272形成在栅极电极271的底下。栅极介电质272的材料可不同于介电结构250，既然栅极介电质272的制作要求通常远较介电结构250严格。当高电压半导体组件40完成制作且在操作时，导电通道区将会形成在栅极介电质272的底下。于栅极结构270形成后，利用重离子植入制程来形成源极区300与漏极区310。源极区300形成在掺杂延伸区260中，而漏极区310形成在植入区180中。源极区300与漏极区310均具有相同于植入区180-181与掺杂区210的掺杂极性。因此，在所例示的实施例中，源极区300与漏极区310为N型。既然利用重离子植入制程来形成源极区300与漏极区310，因此源极区300与漏极区310为“重掺杂(heavily doped) ”，如此一来，源极区300 与漏极区310具有较植入区180-180与掺杂区210高的掺质浓度程度。虽然无法从图6的剖面图看出，但由上视图，源极区300具有实质圆形或曲线形的尖端部，此尖端部朝漏极区 310的方向延伸。此外，利用重离子植入制程，以于掺杂延伸区260中形成重掺杂区320。掺杂区320 具有与掺杂延伸区260相同的掺杂极性，因此在所示的实施例中为P型。掺杂区320具有高于掺杂延伸区260的掺质浓度程度。在后来的制作制程中，形成数个接触(未绘示于此) 于源极区300、漏极区310与栅极结构270上，且亦形成将耦合至掺杂区的源极区接触。除了形成源极、漏极与栅极的接触外，可进行其它制作制程，以完成高电压半导体组件40的制作。这些额外的制作制程可包含形成内层介电质(ILD)、形成金属层与内连这些金属层的介层窗、进行钝化(passivation)制程、封装与测试。因简化之故，在此并未例示出这些额外的制程。图7A与图7B是分别绘示依照另一实施例的部分高电压半导体组件40的部分剖面示意图与部分上视示意图。为了一致性与清楚的目的，相似于出现在上述图2A与图2B 中的元素的一些元素，在图7A与图7B中以相同符号加以标示。请参照图7A与图7B，形成植入屏蔽层80A于基材50上。植入屏蔽层80A具有不同于图2A与图2B所示的植入屏蔽层80的几何形状。举例而言，将植入屏蔽层80A分成部分90A与91A，其中部分90A与9IA不同于植入屏蔽层80的部分90与91。部分90A的狭缝/开口放射状地朝外延伸。部分91A并未被部分90A所环绕，但部分91A与部分90A相邻。部分91A亦不仅包含单一屏蔽构件，也包含由数个狭缝/开口所分开的多个屏蔽构件。 仅有一选取数量的屏蔽构件在图7A的剖面图中绘示为屏蔽构件104A-106A，且仅有一选取数量的狭缝/开口在图7A的剖面图中绘示为狭缝/开口 114A-115A。换言之，植入屏蔽层 80A的部分91A含有额外的屏蔽构件与狭缝/开口，这些屏蔽构件与狭缝/开口因简化之故，而并未绘示在图7A中。此外，屏蔽构件100A-106A可具有不同于彼此的尺寸，且狭缝/开口 110A-115A可具有不同于彼此的尺寸。因简化之故，这些变化的尺寸也并未特别绘示在图7A的剖面图中。而且，类似于植入屏蔽层80，植入屏蔽层80A亦将导致下方的基材区域具有较低的掺质浓度程度。这样导致下面的数学关系对应于图5的掺杂区210的区域的掺质浓度程度/对应于图5的植入区180的区域的掺质浓度程度=植入屏蔽层80A的开口的总面积/(植入屏蔽层80A的开口的总面积+植入屏蔽层80A的屏蔽构件的总面积)请参照图8A与图8B，形成植入屏蔽层80B于基材50上。植入屏蔽层80B具有不同于图2A-2B与图7A-7B所示的植入屏蔽层80与80A的几何形状。举例而言，将植入屏蔽层80B分成部分90B与91B，其中部分90B与91B不同于植入屏蔽层80的部分90与91、或植入屏蔽层80A的部分90A与91A。在此，部分91B仍为部分90B所部分围绕，但部分91不仅包含单一屏蔽构件。相反地，部分90B包含由数个狭缝/开口所分开的多个屏蔽构件。为了说明之故，有一选取数量的屏蔽构件在图8A的剖面图中绘示为屏蔽构件104B-106B，且有一选取数量的狭缝/开口在图8A的剖面图中绘示为狭缝/开口 114B-115B。换言之，植入屏蔽层80B的部分91B含有额外的屏蔽构件与狭缝/开口，这些屏蔽构件与狭缝/开口因简化之故，而并未绘示在图8A中。此外，屏蔽构件100B-106B可具有不同于彼此的尺寸，且狭缝/开口 110B-115B可具有不同于彼此的尺寸。因简化之故，这些变化的尺寸也并未特别绘示在图8A的剖面图中。而且，类似于植入屏蔽层80与80A，植入屏蔽层80B亦将导致下方的基材区域具有较低的掺质浓度程度。这样导致下面的数学关系对应于图5的掺杂区210的区域的掺质浓度程度/对应于图5的植入区180的区域的掺质浓度程度=植入屏蔽层80B的开口的总面积/(植入屏蔽层80B的开口的总面积+植入屏蔽层80B的屏蔽构件的总面积)图2A-2B所示的植入屏蔽层80可说是具有V型狭缝外型，图7A-7B所示的植入屏蔽层80A可说是具有P型狭缝外型，而图8A-8B所示的植入屏蔽层80B可说是具有V’型狭缝外型。上述各实施例所述的植入屏蔽层的应用提供优于现存制作高电压半导体组件的方法的优点。然而，可了解的是，其它实施例可提供不同优点，无特定优点为所有实施例所要求。一优点为，其可在不增加组件的导通电阻的情况下，改善半导体组件的崩溃电压。 邻近于源极尖端且介于源极与漏极之间的区域可称为缓冲区(或源极尖端区)。在传统组件中，缓冲区常常是完全掺杂的或完全未掺杂的。当缓冲区受到完全掺杂时，在缓冲区中造成强电场，而降低了组件的崩溃电压。当缓冲区完全未掺杂时，崩溃电压可能改善，但导通电阻将会变高，而非所希望的。相较之下，在此植入屏蔽层80/80A/80B的应用使得缓冲区(源极尖端区)变成掺杂的，但具有的掺质浓度程度低于附近区域。这导致较弱的电场，而增加了半导体组件的崩溃电压。同时，缓冲区的掺杂亦导致缩减的导通电阻。因此，可在崩溃电压与导通电阻之间达到最理想的平衡(或权衡)。于传统组件上的崩溃电压的改善可相当良好。举例而言，传统的高电压组件可能仅具有高约200伏特的崩溃电压。于此，在应用绘示于图2A-2B的V型狭缝外型的植入屏蔽层中，崩溃电压可达约410伏特。在应用绘示于图7A-7B的P型狭缝外型的植入屏蔽层的实施例中，崩溃电压可达约520伏特。在应用绘示于图8A-8B的V’型狭缝外型的植入屏蔽层的实施例中，崩溃电压可达约800伏特。本发明的另一优点是无需额外的制作制程来进行植入屏蔽层的制作。当其它植入屏蔽层形成来作为漂移区植入的一部分时，植入屏蔽层可在同时形成。换言之，在此仅需调整光罩的布局来形成植入屏蔽层。无需额外的光罩。也无需额外的离子植入制程来形成具有降低的掺质浓度程度的缓冲区。相反地，可藉由控制植入屏蔽层的开口的尺寸，来调整缓冲区的掺质浓度程度。当后续对晶圆回火时，掺质离子将充分地扩散至先前未掺杂的缓冲区中的邻近区域，因而导致缓冲区具有较基材的其它区域相对均勻且下降的掺质浓度程度。而且，本发明所提供的技术亦可轻易地并入其它特高电压(ultra-high voltage)科技制程。本发明的一较广型式包含一种高电压半导体组件的制作方法。此方法包含形成一植入屏蔽层于一基材上，此植入屏蔽层具有多个屏蔽构件，这些屏蔽构件由多个开口所隔开，其中这些开口分别对齐基材的多个第一区，且前述的屏蔽构件分别对齐基材的多个第二区；透过开口，将掺质离子植入基材的第一区中；以及以一方式回火基材，以使植入的掺质离子从第一区扩散至第二区中，而此方式是使回火后的第一区的掺质浓度程度大约等于第二区的掺质浓度程度。本发明的另一较广型式包含一种高电压半导体组件的制作方法。此方法包含指定第一、第二与第三区于一基材中，其中第一与第二区分别为半导体组件的源极与漏极将形成的区域，其中第三区分开第一与第二区；形成一有沟槽的植入屏蔽层至少部分地位于第三区上方；将多个掺质植入第一、第二与第三区中，在植入期间，有沟槽的植入屏蔽层保护在其下方的第三区的部分；以及以一方式回火基材，以造成掺质在第三区中扩散。本发明的又一较广型式包含一种高电压半导体组件。此高电压半导体组件包含 一基材，具有第一、第二与第三区，第一与第二区具有不同的掺杂极性且为第三区所分开， 第三区具有与第二区相同的掺杂极性、以及较第二区低的掺质浓度程度；一源极形成在基材中，且位于第一区上方，源极与第一区具有不同的掺杂极性；一漏极形成在基材中，且位于第二区上方，漏极与第二区具有相同的掺杂极性；以及一栅极形成于部分的第三区上方， 且相较于漏极，栅极形成于较接近源极。上述已概述数个实施例的特征，因此熟悉此技艺者可更加了解上述详细描述。熟悉此技艺者应了解到，其可轻易地利用本发明作为基础，来设计或润饰其它制程与结构，以实现相同的目的及/或达到与在此所介绍的实施例相同的优点。熟悉此技艺者也应了解至IJ，这类对等架构并未脱离本发明的精神和范围，且熟悉此技艺者可在不脱离本发明的精神和范围下，在此进行各种的改变、取代与变更。举例而言，高电压组件可不限于NMOS组件，且可扩大到具有类似结构与型态的PMOS组件，除了可根据PMOS的设计而变换所有的掺杂类型并修改尺寸外。另一些实施例亦可包含但不限于垂直扩散式金属氧化物半导体 (Vertical Diffused MOS ；VDMOS)、其它类型的高功率MOS晶体管、鳍型结构场效晶体管 (FinFET)、与应变MOS结构。
权利要求
1.一种半导体组件的制作方法，其特征在于，包含形成一植入屏蔽层于一基材上，该植入屏蔽层具有多个屏蔽构件，该些屏蔽构件由多个开口所隔开，其中该些开口分别对齐该基材的多个第一区，且该些屏蔽构件分别对齐该基材的多个第二区；透过该些开口，将多个掺质离子植入该基材的该些第一区中；以及以一方式回火该基材，以使植入的该些掺质离子从该些第一区扩散至该些第二区中， 该方式是使回火该基材的步骤后的该些第一区的多个掺质浓度程度等于该些第二区的多个掺质浓度程度。
2.根据权利要求1所述的半导体组件的制作方法，其特征在于，还包含形成该半导体组件的一源极与一漏极于该基材中，该源极与该漏极形成在该植入屏蔽层的不同侧上，其中将该些掺质离子植入该基材的该些第一区中的步骤、形成该源极与该漏极的步骤、以及回火该基材的步骤是以使该些第一区与该些第二区于回火该基材的步骤后，共同组成一缓冲区； 该源极与该漏极均具有与该缓冲区相同的掺杂极性；以及位于该漏极下方的该基材的一部分具有一低于该漏极但高于该缓冲区的掺质浓度程度的方式进行。
3.根据权利要求1所述的半导体组件的制作方法，其特征在于，还包含形成该半导体组件的一源极与一漏极于该基材中，该源极与该漏极形成在该植入屏蔽层的不同侧上，其中形成该植入屏蔽层的步骤是以使该植入屏蔽层具有一第一部分与一第二部分，且该第二部分具有不同于该第一部分的一形状；该第二部分形成比该第一部分接近该源极；以及该第一部分具有大于该第二部分的一尺寸的方式进行。
4.根据权利要求1所述的半导体组件的制作方法，其特征在于，形成该植入屏蔽层的步骤是以使该植入屏蔽层的至少一部分从上视观之具有圆形外型的方式进行。
5.一种半导体组件的制作方法，其特征在于，包含指定一第一区、一第二区与一第三区于一基材中，其中该第一区与该第二区分别为该半导体组件的一源极与一漏极将形成的区域，其中该第三区分开该第一区与该第二区； 形成一有沟槽的植入屏蔽层至少部分地位于该第三区上方；将多个掺质植入该第一区、该第二区与该第三区中，在植入该些掺质期间，该有沟槽的植入屏蔽层保护在下方的该第三区的多个部分；以及以造成该些掺质在该第三区扩散的方式回火该基材。
6.根据权利要求5所述的半导体组件的制作方法，其特征在于，于回火该基材的步骤后，该第三区域具有较该第一区域与该第二区域低但不为零的一掺质浓度程度，其中该有沟槽的植入屏蔽层包含形成为介于多个屏蔽部分的多个开口的多个沟槽； 每一该些沟槽具有一第一横向尺寸； 每一该些屏蔽部分具有一第二横向尺寸；以及当该第一横向尺寸对该第二横向尺寸之间的一比例增加时，该第三区和该第二区之间的该掺质浓度程度上的差异减少。
7.根据权利要求6所述的半导体组件的制作方法，其特征在于，该第一横向尺寸对该第二横向尺寸之间的该比例小于4 1。
8.根据权利要求5所述的半导体组件的制作方法，其特征在于该第三区包含一第一部分与一第二部分，该第二部分较该第一部分邻近于该第一区； 该有沟槽的植入屏蔽层包含一第一次屏蔽层与一第二次屏蔽层分别形成在该第三区的该第一部分与该第二部分上方；以及该第一次屏蔽层与该第二次屏蔽层具有不同图案。
9.一种半导体组件，其特征在于，包含一基材，具有一第一区、一第二区与一第三区，该第一区与该第二区具有不同的掺杂极性且为该第三区所分开，该第三区具有与该第二区相同的掺杂极性、以及较该第二区低的一掺质浓度程度；一源极，形成在该基材中，且位于该第一区上方，该源极与该第一区具有不同的掺杂极性；一漏极，形成在该基材中，且位于该第二区上方，该漏极与该第二区具有相同的掺杂极性；以及一栅极，形成于部分的该第三区上方，且相较于该漏极，该栅极形成于较接近该源极。
10.根据权利要求9所述的半导体组件，其特征在于，该源极邻近于该第三区的一部分从一上视观之具有曲线外型，该源极的该具有该曲线外型的该部分至少部分地为该第三区所围绕。
全文摘要
本发明提供一种高电压半导体组件的制作方法及半导体组件。此方法包含指定第一、第二与第三区于一基材中。第一与第二区分别为半导体组件的源极与漏极将形成的区域。第三区分开第一与第二区。此方法还包含形成一有沟槽的植入屏蔽层至少部分地位于第三区上方。此方法亦包含将数个掺质植入第一、第二与第三区中。在植入期间，有沟槽的植入屏蔽层保护在其下方的第三区的部分。此方法还包含以一方式回火基材，以造成掺质在第三区中扩散。
文档编号H01L29/78GK102468179SQ20111007820
公开日2012年5月23日 申请日期2011年3月24日 优先权日2010年11月12日
发明者杨富智, 柳瑞兴, 苏如意, 蔡俊琳, 郑志昌 申请人:台湾积体电路制造股份有限公司