专利名称：一种半导体器件的制造方法
技术领域：
本发明涉及半导体制造工艺，具体而言涉及应力记忆处理之后去除NMOS上氮化娃应力层的工艺方法。
背景技术：
应力记忆技术(SMT)，已经被广泛应用于集成电路制造工艺中。该技术是将应力作用于晶体管的沟道区来提高沟道中载流子的迁移率，通过沉积具有高应力的应力层于多晶硅栅，在高应力的作用下退火使多晶硅栅重结 晶，多晶硅栅就会锁定(记忆)该应力以便应力层去除之后由其将应力持续作用于沟道区。对于互补金属氧化物半导体场效应晶体管(CMOS)，作用于NMOS的应力是张应力，沉积的应力层的材料可以是氮化硅。在应力记忆之后，需要去除氮化硅应力层，否则会降低PMOS的性能，这是因为氮化硅材料中以Si-H、N-H键的形式存在的氢会加强硼在PMOS源漏区中以及通过PMOS栅介质进入沟道区的扩散，这种扩散增强了短沟道效应，提高了 PMOS晶体管的备用功耗。在去除氮化硅应力层之后，可以通过后续工艺完成整个器件的制备。在CMOS器件的背部也可以沉积一层氮化硅薄膜，其对器件顶部产生的张应力可以改善硅与栅氧化物的界面特性(Si/Si02的晶格不匹配度)，从而降低界面阱密度和负偏压不稳定性(NBTI)的影响，改善栅氧化层的完整性(击穿特性)。应力记忆之后去除NMOS上氮化硅应力层的工艺包括干法蚀刻和湿法蚀刻。湿法蚀刻的蚀刻选择性好，但是在去除NMOS上的氮化硅应力层的同时，器件背部的氮化硅薄膜也会遭到破坏，因而选择干法蚀刻工艺以保护器件背部的氮化硅薄膜不被蚀刻。干法蚀刻存在的问题是其蚀刻选择性差，在蚀刻NMOS上氮化硅应力层的同时，也会蚀刻PMOS上的介电层(如SiON)，进而影响器件的特性。因此，需要一种新的工艺方法，能够有效地解决上述技术问题，进一步改善器件的特性。
发明内容
本发明所要解决的技术问题是在CMOS器件应力记忆处理之后去除NMOS上氮化硅应力层的同时，保护器件背部的氮化硅薄膜以及PMOS上的介电层不被破坏，进一步改善器件的特性。为解决上述技术问题，本发明提供了一种改进的半导体工艺技术，包括提供一个经过应力记忆处理的CMOS器件，其包括位于NMOS上的氮化硅应力层，位于器件背部的氮化硅薄膜；在整个器件上形成一层有机涂层；去除部分有机涂层以暴露出NMOS栅顶部的氮化硅应力层；去除部分暴露的氮化硅应力层；去除残余的有机涂层；去除NMOS上残余的氮化娃应力层。优选地，采用旋涂法形成所述有机涂层。优选地，所述有机涂层为底部抗反射涂层(BARC)。
优选地，去除有机涂层采用干法蚀刻。优选地，蚀刻气体采用HBr/02，其中HBr的流量为30_80sccm，优选60sccm，O2的流量为 5_20sccm,优选 lOsccm。 优选地，蚀刻过程是在气压2-6mTorr，优选4mTorr，功率300-600W，优选500W，射频偏压50-200V，优选100V，静电吸盘(ESC)内温/外温为57/50°C，改变能量分布的参数TCCT为0. 5的条件下进行的。优选地，第一次去除有机涂层之后，PMOS栅顶部残余的有机涂层的厚度不大于100 埃。优选地，去除NMOS上的氮化硅应力层采用干法蚀刻。优选地，蚀刻气体采用CF4/CHF3/Ar/He/02，其中CF4的流量为150_210sccm，优选 190sccm, CHF3 的流量为 150_210sccm，优选 190sccm, Ar 的流量为 230_320sccm，优选285sccm, He 的流量为 230_320sccm,优选 285sccm, O2 的流量为 15_30sccm,优选 23sccm。优选地，蚀刻过程是在气压10_20mTorr，优选15mTorr，功率300-600W，优选500W，射频偏压300-600V，优选500V，静电吸盘(ESC)内温/外温为50/46°C，改变能量分布的参数TCCT为0. 3的条件下进行的。优选地，第一次去除NMOS上的氮化硅应力层之后，NMOS栅顶部的氮化硅应力层的厚度大于50埃。优选地，两次去除有机涂层的工艺条件相同。优选地，两次去除NMOS上的氮化硅应力层的工艺条件相同。优选地，去除有机涂层和NMOS上的氮化硅应力层采用原位蚀刻工艺，即整个蚀刻过程在同一个蚀刻反应室中进行。优选地，所述氮化硅应力层为富硅氮化硅应力层。根据本发明，使得干法蚀刻去除NMOS上氮化硅应力层的同时，减少对PMOS上介电层的蚀刻，保留器件背部的氮化硅薄膜，进一步地改善器件的特性，尤其是栅氧化层的完整性(击穿特性)。
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。附图中
图IA至图IF是根据本发明的方法对应力记忆处理之后的CMOS器件去除NMOS上的氮化硅应力层的各步骤的器件横截面的示意 图2是根据本发明的方法对应力记忆处理之后的CMOS器件去除NMOS上的氮化硅应力层的流程图。
具体实施例方式在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何对应力记忆处理之后的CMOS器件去除NMOS上的氮化硅应力层的。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。如图IA所示，是一个经过应力记忆处理的CMOS器件，包括浅沟槽隔离结构(STI)的NMOS区和PMOS区。在NMOS上沉积有富硅的氮化硅应力层102，PMOS上有介电层103 (如SiON)，在衬底底部沉积有一层氮化硅薄膜101 ;PM0S和NMOS的栅结构体分别为104和105。如图IB所示，在CMOS器件上形成一层底部抗反射涂层(BARC) 106，完全覆盖NMOS上的氮化硅应力层102。然后采用干法蚀刻BARC，暴露出NMOS栅顶部的氮化硅应力层，蚀刻过程是在气压2-6mTorr，优选4mTorr，功率300-600W，优选500W，射频偏压50-200V，优选100V，静电吸盘(ESC)内温/外温为57/50°C，改变能量分布的参数TCCT为0. 5的条件下进行的；蚀刻气体采用HBr/02，其中HBr的流量为30-80sccm，优选60sccm，O2的流 量为5-20sccm，优选IOsccm ;蚀刻以后PMOS栅顶部残余的有机涂层的厚度不大于100埃，蚀刻终点采用光学发射光谱(OES)原位检测技术来控制。如图IC所示，蚀刻暴露出来的NMOS栅上的氮化硅应力层102 :采用干法蚀刻，蚀刻过程是在气压10_20mTorr，优选15mTorr，功率300-600W，优选500W，射频偏压300-600V，优选500V，静电吸盘(ESC)内温/外温为50/46°C，改变能量分布的参数TCCT为0. 3的条件下进行的；蚀刻气体采用CF4/CHF3/Ar/He/02，其中CF4的流量为150-210sccm，优选 190sccm, CHF3 的流量为 150_210sccm，优选 190sccm, Ar 的流量为 230_320sccm，优选285sccm, He 的流量为 230_320sccm,优选 285sccm,02 的流量为 15_30sccm,优选 23sccm ;蚀刻以后NMOS栅顶部的氮化硅应力层的厚度大于50埃，蚀刻终点采用光学发射光谱(OES)原位检测技术来控制。如图ID所示，采用干法蚀刻残余的BARC 106，蚀刻过程是在气压2_6mTorr，优选4mTorr，功率300-600W，优选500W，射频偏压50-200V，优选100V，静电吸盘(ESC)内温/外温为57/50°C，改变能量分布的参数TCCT为0. 5的条件下进行的；蚀刻气体采用HBr/02,其中HBr的流量为30-80sccm,优选60sccm, O2的流量为5_20sccm,优选lOsccm。如图IE所示，采用干法蚀刻NMOS上残余的氮化硅应力层，蚀刻过程是在气压10-20mTorr,优选 15mTorr，功率 300-600W，优选 500W，射频偏压 300-600V，优选 500V,静电吸盘(ESC)内温/外温为50/46°C，改变能量分布的参数TCCT为0. 3的条件下进行的；蚀刻气体采用CF4/CHF3/Ar/He/02，其中CF4的流量为150_210sccm，优选190sccm，CHF3的流量为150-210sccm,优选190sccm, Ar的流量为230-320sccm,优选285sccm, He的流量为230_320sccm,优选 285sccm, O2 的流量为 15_30sccm,优选 23sccm。如图IF所示，为已经去除NMOS上氮化硅应力层的CMOS器件，器件背部的氮化硅薄膜101完好保留。至此，完成了根据本发明示例性实施例的方法对经过应力记忆处理的CMOS器件去除NMOS上氮化硅应力层的全部工艺步骤，对BARC和氮化硅应力层的整个蚀刻过程采用原位(in-situ)蚀刻，即整个蚀刻过程在同一个蚀刻反应室中进行，两次蚀刻BARC的工艺条件相同，两次蚀刻氮化硅应力层的工艺条件相同。完好保留的器件背部的氮化硅薄膜可以改善CMOS器件的特性，尤其是栅氧化层的完整性(击穿特性)。参照图2，其中示出了根据本发明示例性实施例的方法的流程图，用于简要示出整个方法的流程。在步骤201中，提供一个经过应力记忆处理的CMOS器件，在器件上形成一层底部抗反射涂层(BARC)，完全覆盖NMOS上的氮化硅应力层，蚀刻部分BARC以暴露出NMOS栅顶部的氮化硅应力层；
在步骤202中，蚀刻部分暴露出来的NMOS栅上的氮化硅应力层，再完全蚀刻残余的BARC ；
在步骤203中，完全蚀刻NMOS上残余的氮化硅应力层。本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
权利要求
1.一种半导体器件的制造方法，包括 提供一个经过应力记忆处理的CMOS器件，其包括位于NMOS上的氮化硅应力层，位于器件背部的氮化硅薄膜； 在整个器件上形成一层有机涂层； 去除部分有机涂层以暴露出NMOS栅顶部的氮化硅应力层； 去除部分暴露的氮化硅应力层； 去除残余的有机涂层； 去除NMOS上残余的氮化硅应力层。
2.根据权利要求I所述的方法，其特征在于，采用旋涂法形成所述有机涂层。
3.根据权利要求I所述的方法，其特征在于，所述有机涂层为底部抗反射涂层(BARC)。
4.根据权利要求I所述的方法，其特征在于，去除有机涂层采用干法蚀刻。
5.根据权利要求4所述的方法，其特征在于，蚀刻气体包括HBr/02，其中HBr的流量为 30_80sccm, O2 的流量为 5_20sccm。
6.根据权利要求5所述的方法，其特征在于，HBr的流量为60SCCm，O2的流量为IOsccm0
7.根据权利要求4所述的方法，其特征在于，蚀刻过程是在气压2-6mT0rr，功率300-600W，射频偏压50-200V，静电吸盘内温/外温为57/50°C，改变能量分布的参数TCCT为0.5的条件下进行的。
8.根据权利要求7所述的方法，其特征在于，蚀刻过程是在气压4mTorr，功率500W，射频偏压100V的条件下进行的。
9.根据权利要求I所述的方法，其特征在于，第一次去除有机涂层之后，PMOS栅顶部残余的有机涂层的厚度不大于100埃。
10.根据权利要求I所述的方法，其特征在于，去除NMOS上的氮化硅应力层采用干法蚀刻。
11.根据权利要求10所述的方法，其特征在于，蚀刻气体包括CF4/CHF3/Ar/He/02，其中 CF4 的流量为 150-210sccm, CHF3 的流量为 150_210sccm，Ar 的流量为 230_320sccm, He的流量为230-320sccm，O2的流量为15-30sccm。
12.根据权利要求11所述的方法，其特征在于，CF4的流量为190sCCm，CHF3的流量为190sccm, Ar 的流量为 285sccm, He 的流量为 285sccm, O2 的流量为 23sccm。
13.根据权利要求10所述的方法，其特征在于，蚀刻过程是在气压10-20mTorr，功率300-600W,射频偏压300-600V，静电吸盘内温/外温为50/46°C，改变能量分布的参数TCCT为0.3的条件下进行的。
14.根据权利要求13所述的方法，其特征在于，蚀刻过程是在气压15mTorr，功率500W，射频偏压500V的条件下进行的。
15.根据权利要求I所述的方法，其特征在于，第一次去除NMOS上的氮化硅应力层之后，NMOS栅顶部的氮化娃应力层的厚度大于50埃。
16.根据权利要求I所述的方法，其特征在于，两次去除有机涂层的工艺条件相同。
17.根据权利要求I所述的方法，其特征在于，两次去除NMOS上氮化硅应力层的工艺条件相同。
18.根据权利要求I所述的方法，其特征在于，去除有机涂层和NMOS上的氮化硅应力层采用原位蚀刻工艺。
19.根据权利要求I所述的方法，其特征在于，所述氮化硅应力层为富硅氮化硅应力层。
全文摘要
本发明提供了一种半导体器件的制造方法，包括提供一个经过应力记忆处理的CMOS器件，在器件上形成一层底部抗反射涂层(BARC)，蚀刻部分BARC以暴露出NMOS栅顶部的氮化硅应力层；然后蚀刻部分暴露出来的NMOS栅上的氮化硅应力层，再完全蚀刻残余的BARC；最后完全蚀刻NMOS上残余的氮化硅应力层。根据本发明，使得干法蚀刻去除NMOS上的氮化硅应力层的同时，减少对PMOS上介电层的蚀刻，保留器件背部的氮化硅薄膜，进一步地改善器件的特性，尤其是栅氧化层的完整性(击穿特性)。
文档编号H01L21/311GK102738082SQ20111008181
公开日2012年10月17日 申请日期2011年4月1日 优先权日2011年4月1日
发明者李超伟, 韩秋华, 黄怡 申请人:中芯国际集成电路制造(上海)有限公司