专利名称：静电放电保护电路的制作方法
技术领域：
本发明涉及电路领域，更具体地，涉及一种静电放电保护电路。
背景技术：
静电放电(ESD)是由于静电电荷的建立而在两个物体之间流动的快速放电。由于这种快速放电会产生相对较大的电流，因此ESD可能会烧毁半导体器件。为了减少ESD引起的半导体损坏，已经研发了 ESD保护电路来提供电流放电路径。当ESD事件发生时，放电电流经放电路径传导而不会通过受保护的内部电路。在半导体技术中，NMOS晶体管、可控硅整流器(SCR)和RC触发的PMOS晶体管被广泛应用。然而，随着亚微米半导体工艺的发展，现有的ESD保护方案已不能满足半导体工业日益增长的需要。例如，在高电压应用中，由于保持电压(holding voltage)不够高，基于SCR或NMOS的ESD保护电路会引起闩锁失效。另一方面，即使具有相对高的保持电压， RC触发的PMOS晶体管也会占用较大的芯片面积。因此，本领域需要一种具有高保持电压的ESD保护电路。更具体地，该ESD保护电路要能够提供可靠的保护且具有最优化的半导体芯片尺寸。
发明内容
为解决上述问题，本发明提供了一种静电放电(ESD)保护设备，包括二极管，其阳极电连接至半导体器件的第一端子；二极管包括由高电压P型注入区和设置在高电压P 型注入区上的N+区形成的结；以及半导体器件，具有第一击穿电压；半导体器件还包括第一端子和第二端子，其中，在跨越第一端子和第二端子的电压超过第一击穿电压后，电流流入第一端子并流出第二端子。其中，二极管是齐纳二极管。其中，齐纳二极管的第二击穿电压处于5V和7V之间。其中，二极管是反向二极管。其中，半导体器件是双极PNP晶体管。其中，双极PNP晶体管具有基极，基极浮置或电连接至二极管。其中，半导体器件是可控硅整流器(SCR)，且SCR包括双极PNP晶体管；以及第一双极NPN晶体管。其中，双极PNP晶体管的基极与第一双极NPN晶体管的集电极互连，而双极PNP晶体管的集电极与第一双极NPN晶体管的基极互连。此外，还提供了一种ESD保护结构，包括高电压N阱；高电压P型注入区，设置在高电压N阱上且部分地位于高电压N阱内；第一 N+区，设置在高电压P型注入区上；P+区， 设置在高电压N阱上；以及第二 N+区，设置在高电压N阱上。该结构还包括第一隔离体，其中，第一 N+区设置在第一隔离体的一侧，P+区设置在第一隔离体的另一侧。
该结构还包括第二隔离体，其中，第一 N+区设置在第二隔离体的一侧，第二 N+区设置在第二隔离体的另一侧。其中，第一 N+区和高电压P型注入区形成齐纳二极管，且齐纳二极管的击穿电压处于5V和7V之间。其中，高电压P型注入区、高电压N阱和P+区形成双极PNP晶体管。其中，高电压N阱电连接至第二 N+区。此外，还提供了一种ESD保护结构，包括N+埋层；高电压N阱，设置在N+埋层上； 高电压P型注入区，设置在高电压N阱上且部分地位于高电压N阱内；第一 N+区，设置在高电压P型注入区上；高电压P阱，设置在N+埋层上；第二 N+区，设置在高电压P阱上；以及 P+区，设置在高电压P阱上。该结构还包括第一隔离体，其中，第一 N+区设置在第一隔离体的一侧，P+区设置在第一隔离体的另一侧。该结构还包括第二隔离体，其中，第二 N+区设置在第二隔离体的一侧，P+区设置在第二隔离体的另一侧。其中，第一 N+区和高电压P型注入区形成具有击穿电压的反向二极管。其中，高电压P型注入区、高电压N阱和高电压P阱形成双极PNP晶体管；以及高电压N阱、高电压P阱和第二 N+区形成双极NPN晶体管。其中，双极PNP晶体管和双极NPN晶体管形成可控硅整流器(SCR)。
对于本发明的更完整理解以及本发明的优点，结合附图以及下列描述来进行参考，在附图中图1示出了根据一个实施例的ESD保护结构的简化的截面图；图2示出了图1中所示的ESD保护结构的等效电路图；图3示出了传统ESD保护电路和图2中的ESD保护电路的I-V曲线；图4示出了根据另一实施例的ESD保护电路的简化的截面图；图5示出了图4中所示的ESD保护结构的等效电路图； 图6示出了不具有高电压P型注入区的传统ESD保护电路和图5中的ESD保护电路的I-V曲线；图7示出了集成电路级ESD保护图；以及图8示出了采用多个串联连接的ESD保护电路的另一 ESD保护方案。不同图中相应的数字和符号大体上指相应的部分，除非另有说明。绘制这些图来清楚地表示不同实施例的相关方面，且这些图不需按比例绘制。
具体实施例方式下面将详细讨论当前优选实施例的构造和使用。然而应当理解，本发明提供了许多实用的发明概念，其可实现于多种特定的上下文之中。讨论的这些具体实施例仅是构造和使用本发明的具体方式的实例，而并不用于限制本发明的范围。图1示出了根据一个实施例的ESD保护结构100的简化的截面图。该ESD保护结构100包括P+区102、第一 N+区104、第二 N+区108、第一隔离区112、第二隔离区114、高电压P型注入区106和高电压N阱(HVNW) 110。第一 N+区104和高电压P型注入区106依次设置在HVNW 110上。高电压P型注入区106设置在第一 N+区104之下。P+区102设置在第一 N+区104 —侧处的HVNW 110中。P+区102通过第一隔离区112与第一 N+区104 分离。第二 N+区108设置在第一 N+区104另一侧处的HVNW 110中。第二 N+区108通过第二隔离区114与第一 N+区104分离。对于ESD保护的应用，第一 N+区104通常连接至输入/输出(I/O)焊盘且P+区102通常连接至电源VSS焊盘，该电源VSS焊盘通常接地。图2示出了图1中所示的ESD保护结构100的等效电路图。图1中所示的ESD保护结构等效电路包括齐纳二极管204、双极PNP晶体管202和电阻器206。再次参照图1，高电压P型注入区106设置在第一 N+区104下面。高电压P型注入区106和第一 N+区104 之间的结形成图2中所示的齐纳二极管204。齐纳二极管204具有阴极216和阳极214。阴极216位于第一 N+区104中。阳极214位于高电压P型注入区106中。齐纳二极管204 具有通常5V的击穿电压。根据第一 N+区104和高电压P型注入区106的扩散参数，齐纳二极管204的击穿电压可达到7V。然而，本领域普通技术人员能够认识到，上述齐纳二极管204以及其相关联的半导体结构仅仅是示例性的并且不旨在以任何方式限制本发明。通过选择不同的扩散参数， 可以在上面描述的ESD保护电路中使用任何合适的齐纳电压额定值。双极PNP晶体管202具有发射极208、基极210和集电极212。发射极208、基极 210和集电极212分别由P+区102、HVNWl 10和高电压P型注入区106形成(在此未示出 HVNW 110而在图1中示出)。发射极208连接至齐纳二极管204的阳极214。基极210通过电阻器206连接至第二 N+区108。电阻器206表示HVNW 110 (在此未示出而在图1中示出)中的寄生电阻。总之，简化电路图200描述了由齐纳二极管204和双极PNP晶体管 202串联连接而形成的ESD保护结构100的相应电路。然而，应当认识到，尽管图2示出了具有一个齐纳二极管和一个双极PNP晶体管 (例如齐纳204和PNP晶体管202)的ESD保护电路，但该ESD保护电路也可以适应任意数目的齐纳二极管和双极晶体管。此外，可以理解，可以使用多个串联连接的齐纳二极管或双极PNP晶体管来实现ESD保护电路。另一方面，多个齐纳二极管和双极PNP晶体管的其它结构(诸如并联连接的齐纳二极管和并联连接的双极PNP晶体管连接)也包含在本实施例的预期范围内。如本领域中公知的，双极PNP晶体管202具有击穿电压。当较大的电压尖峰施加到发射极208和集电极212之间时，双极PNP晶体管202可经历一个雪崩击穿，其中允许较大的电流从发射极208流至集电极212。从发射极208到集电极212的电流路径可提供一 ESD电流旁路并且将发射极208和集电极212之间的电压钳制在内部电路的最大额定电压以下的电平，使其有助于防止较大的电压尖峰损坏受保护的内部电路。相似地，当电压施加在阴极216和阳极214之间时，齐纳二极管204具有击穿电压(例如5V)。总之，ESD保护电路200的击穿电压等效于双极PNP晶体管202的击穿电压加上齐纳204的击穿电压。ES D保护电路200通常设置在受保护设备(在此未示出而在图7中示出)的VSS 以及I/O焊盘处。第一 N+区104通常连接至I/O焊盘且P+区102通常连接至VSS，该VSS通常接地。如果ESD事件发生，则电压尖峰被施加在第一 N+区104和P+区102之间。首先，齐纳二极管204和双极PNP晶体管202经历该电压尖峰，其可能超过齐纳二极管204和双极PNP晶体管202两者的击穿电压。当跨越阴极216和阳极214的电压超过齐纳二极管 204的击穿电压(例如5V)时，齐纳二极管204允许ESD电流从阴极216流至阳极214。此夕卜，齐纳二极管204可将阴极216和阳极214之间的电压钳制在其击穿电压(例如5V)。此外，如果电压尖峰减去5V仍超过双极PNP晶体管202的击穿电压，则双极PNP 晶体管202进入雪崩导电模式。随后，双极PNP晶体管提供一电流路径使得ESD放电电流能够从发射极208流至集电极212。齐纳204和双极PNP 202两者的传导将阴极216和集电极212之间的电压钳制在较低的电平，使得连接至阴极216的内部电路受到保护。应当注意到，齐纳二极管204和双极PNP晶体管202可几乎同时导通。然而，为了方便，上面的描述使用略微较早导通的齐纳二极管204作为实例来描述击穿机制。可以理解，齐纳二极管204和双极PNP晶体管202之间的导通顺序在该实施例中不产生影响。可以以任意顺序执行ESD保护电路200中的两个串联连接的元件(例如齐纳二极管204和PNP 晶体管20 的击穿。然而，上面具体描述的实例是优选的。再次参照图2，基极210通过电阻器206连接至阴极216。在该实施例中，电阻器 206代表HVNW 110的体电阻。应当注意到，基极210和发射极208之间的电阻可能对双极PNP晶体管202的集电极-发射极击穿电压具有影响。第二 N+区108和第一 N+区104 之间的直接连接仅为了示例性目的而提供，并且仅用于提供可包含在该实施例中的功能性的一个实例。本领域普通技术人员可以意识到，在ESD保护应用中，第二 N+区108可漂浮 (float)或通过ESD保护结构100之外的外部电阻器连接至第一 N+区。图3示出了诸如PNP场氧化器件的传统ESD保护电路和图2中的ESD保护电路 200的I-V曲线。图3的横轴表示跨越ESD保护电路(例如ESD保护电路200)的ESD电压。图3的纵轴表示流经ESD保护电路的ESD电流。曲线302示出了施加电压尖峰时流经传统ESD保护电路的电流。曲线302上的方形指示横轴处对应的ESD电压和纵轴处对应的 ESD电流。如图3所示，方形306指示传统ESD保护电路的击穿电压。在曲线302上，在施加的电压达到方形306之前，ESD电流约等于0。一旦施加的ESD电压超过对应的ESD电压为约18V的方形306时，ESD电流与所施加的ESD电压即成比例地增加。在该实施例中，传统ESD保护电路的峰值ESD电流达到约3A且保持电压约30V。曲线304表示ESD测试期间ESD保护电路200的I-V关系。相似地，曲线304上的等腰三角形指示ESD保护电路200的I-V关系。如图3所示的等腰三角形308指示ESD 保护电路200的击穿电压(如图3所示约23V)。在发生过击穿之后，曲线304约与曲线302 平行，但具有如图3所示的约5V的电压隙。描述的实施例的有利特征是齐纳二极管204有助于提供更高的ESD击穿电压。图4示出了根据另一实施例的ESD保护结构400的简化的截面图。ESD保护结构 400包括第一 N+区402、P+区414、第二 N+区424、第一隔离区408、第二隔离区410和第三隔离区426。第一 N+区402通过第二隔离区410与P+区414分离。同样地，第二 N+区424 通过第三隔离区426与P+区414分离。ESD保护结构400还包括高电压P型注入区404、 HVNW 422、高电压P阱(HVPW)420和N+埋层(NBL)406。高电压P型注入区404和第一 N+ 区402依次设置在HVNW 422上。高电压P型注入区404设置在第一 N+区402之下。P+区414和第二 N+区424设置在HVPW 420中。H VNW 422和HVPW 420设置在NBL 406上。对于ESD保护的应用，第一 N+区402通常连接至输入/输出(I/O)焊盘且第二 N+区似4通常连接至电源VSS焊盘，该电源VSS焊盘通常接地。图5示出了图4中所示的ESD保护结构400的等效电路图。该等效电路包括反向二极管504和可控硅整流器(SCR) 502。如上所述，第一 N+区402设置在高电压P型注入区 404的顶部上。高电压P型注入区404和第一 N+区402之间的结形成反向二极管504。反向二极管504具有阴极516和阳极514。阴极516位于第一 N+区402中。阳极514位于高电压P型注入区404中。反向二极管504的击穿电压可取决于多个半导体的扩散参数，例如高电压P型注入区404的掺杂浓度。SCR 502包括具有第一发射极518、第一基极522和第一集电极524的双极PNP晶体管532，以及具有第二发射极520、第二基极5 和第二集电极5 的双极NPN晶体管534。 第一发射极518、第一基极522和第一集电极5M分别由高电压P型注入区404、HVNW 422 和HVPW 420形成(在此未示出而在图4中示出)。第二集电极526、第二基极5 和第二发射极520分别由HVNW 422、HVPff 420和第二 N+区似4形成(在此未示出而在图4中示出)。如图5所示，双极PNP晶体管532的第一基极522连接至双极NPN晶体管534的第二集电极526，且双极PNP晶体管532的第二集电极5 连接至双极NPN晶体管534的第二基极528。作为独立块的SCR 502通常具有暴露于外部电路的两个端子(例如，第一发射极 518和第二发射极520)。在该实施例中，第一发射极518连接至阳极514。第二发射极520 连接至第二 N+区424。总之，简化的等效电路图500示出了具有与SCR 502串联连接的反向二极管504的ESD保护电路。如本领域中公知的，SCR(例如图5中所示的SCR 502)具有被称为“快速跳回 (snapback) ”的特征，其表示当高电压尖峰施加至SCR时，SCR可导通。在图5中，SCR 502 可在电压尖峰被施加至第一发射极518和第二发射极520之间后导通。ESD电流流经SCR 502，使得第一发射极518和第二发射极520之间的电压快速跳回并且被降低。在快速跳回之后SCR 502两端的电压可部分地由HVNW 422和HVPW 420 (在此未示出而在图4中示出) 中的掺杂浓度确定。跨越SCR 502的更低的电压可防止较大的电压尖峰损坏受保护的内部电路。ESD保护电路500通常设置在受保护设备的VSS和I/O焊盘处。在图5中，第一 N+区402通常连接至I/O焊盘且第二 N+区似4通常连接至VSS，该VSS通常接地。如果 ESD事件发生，则电压尖峰被施加在第一 N+区402和第二 N+区似4之间。首先，反向二极管504和SCR 502经历该电压尖峰，其可能超过反向二极管504和SCR 502两者的击穿电压。当跨越阴极516和阳极514的电压超过反向二极管504的击穿电压(例如5V)时，反向二极管504允许ESD电流从阴极516流至阳极514。此外，如果电压尖峰减去5V仍超过SCR 502的击穿电压，则SCR 502进入快速跳回模式。随后，SCR 502提供电流路径使得ESD放电电流能够流入第一发射极518并流出第二发射极520。同时，SCR 502和反向二极管504两者的击穿电压将跨越ESD保护电路500 的电压钳制在较低的电压电平，使得连接至ESD保护电路500的电路受到保护。应当注意到，SCR 502和反向二极管504几乎同时导通。为了方便，上面的描述假设反向二极管504比SCR 502略微较早导通。该导通顺序仅仅是示例性的，并且不旨在以任何方式限制本发明。SCR 502和反向二极管504之间的任何合适的导通顺序均包括在本实施例中。图6示出了传统ESD保护电路和ESD保护电路500的I_V曲线。图6中的横轴表示跨越ESD保护电路(例如ESD保护电路500)的ESD电压。图6中的纵轴表示流经ESD 保护电路的ESD电流。曲线604示出了施加电压尖峰时流经传统ESD保护电路的电流。曲线604上的菱形指示横轴处对应的ESD电压和纵轴处对应的ESD电流。如图6所示，菱形608指示传统ESD保护电路的击穿电压(如图6中所示约53V)。 在曲线604上，在施加的电压达到菱形608之前，ESD电流约等于0。一旦施加的ESD电压超过菱形608 JUESD电流与施加的ESD电压成比例地略微增加，直到ESD电压达到菱形610。 从菱形608到菱形610的缓坡指示该电流路径具有高电阻，这并不是ESD保护电路的期望特征。一旦ESD电压超过70V，传统的ESD保护电路即具有急促的快速跳回，其中跨越传统 ESD保护电路的电压下降至一较低的电压电平(例如，如图6中所示约7V)。该较低的电压指示传统ESD保护电路被永久性地损坏。相反，曲线602示出了 ESD保护电路500的优点。曲线602上的等腰三角形指示 ESD保护电路500的I-V关系。如图6所示的等腰三角形606指示ESD保护电路500的击穿电压。在发生过击穿之后，曲线602弯曲回。因此，ESD电流指数级增长。在图6中，ESD 电流可达到3A。同时，ESD保护电路500具有相对高的保持电压(例如，在ESD电流为3A 时为20V)。总之，ESD保护电路500提供高ESD电流路径和相对高的ESD保持电压。这两个特征对可靠的ESD保护电路都是有益的。图7示出了集成电路级ESD保护图。集成电路芯片700具有VDD焊盘708、I/O焊盘706和VSS焊盘704。内部电路702连接至VDD焊盘708和VSS焊盘704。内部电路702 还包括连接至I/O焊盘706的输入。根据一个实施例，ESD保护电路200和ESD保护电路 500均连接在I/O焊盘706和VS S焊盘704之间。应当注意到，ESD保护电路200或ESD 保护电路500之一均能够保护内部电路702。仅为了示例的目的将两者均提供在图7中。当ESD事件发生在I/O焊盘706和VSS焊盘704之间时，ESD保护电路200或ESD 保护电路500传导ESD电流，并且ESD保护电路(例如ESD保护电路200)的导通将I/O焊盘706和VSS焊盘704之间的电压钳制在内部电路702指定的最大电压以下，使得连接在 I/O焊盘706和VSS焊盘704之间的内部电路702受到保护。所描述的电路级ESD保护的一个有利特征是ESD保护电路为ESD电流流动提供旁路，使得内部电路受到保护。应当注意到，如图7中虚线所指示的，ESD保护电路200和ESD保护电路500可连接在VDD焊盘708和VSS焊盘704之间。当在VDD焊盘708和VSS焊盘704之间发生ESD 事件时，ESD保护电路的传导钳制VDD焊盘708和VSS焊盘704之间的电压，使得诸如内部电路702的内部电路受到保护。简言之，图7中ESD设备200和500的连接仅是一个实例， 其不应过度限制权利要求的范围。本领域技术人员可以认识到多种变化、改变和修改。图8示出了通过在I/O焊盘和VSS焊盘之间采用多个串联连接的ESD保护电路的另一 ESD保护方案。与图7相似，图8包括集成电路700、VDD焊盘708、I/O焊盘706、VSS 焊盘704和内部电路702。然而，图8还包括电连接至I/O焊盘706和VSS焊盘704的多个串联连接的ESD保护电路。在高电压应用中，诸如图7中所示的ESD保护电路200的单一 ESD保护电路可能不提供可靠的ESD保护。相反，串联连接的多个ESD保护电路200可提供可调节的ESD保护击穿点以及可调节的ESD保护保持电压。在图8中，如果ESD事件发生，则电压尖峰被施加到I/O焊盘706和VSS焊盘704 之间。串联连接的ESD保护电路可几乎同时导通。每个ESD保护电路提供一 ESD保护保持电压。所有串联连接的ESD保护电路的击穿电压的总和将I/O焊盘706的电压钳制在内部电路702的最大额定电压以下，使得内部电路702受到保护。如上相对于图7进行的描述，在图8中将ESD设备放置于I/O焊盘706和VSS焊盘704之间仅是一个实例。本领域技术人员可以认识到多种变化、改变和修改，例如如图8 中虚线所指示的，将ESD设备连接在VDD焊盘708和VSS焊盘704之间。在本实施例中，通过将高电压P型注入区设置在N+区下面，ESD保护电路可提供可靠的ESD保护路径和更高的ESD击穿电压。根据一个实施例，ESD保护设备具有二极管，该二极管具有电连接至具有击穿特征的半导体器件的第一端子的阳极。该二极管还包括由高电压P型注入区和设置在高电压P 型注入区顶部上的N+区形成的结。当跨越ESD保护设备的电压超过二极管和半导体器件的击穿电压之和时，电流可流经由二极管和半导体器件形成的ESD路径。根据另一实施例，ESD保护结构包括高电压N阱、设置在高电压N阱顶部上且部分位于高电压N阱中的高电压P型注入区，以及依次设置在高电压P型注入区顶部上的第一 N+区。该结构还包括设置在高电压N阱顶部上的P+区和设置在高电压N阱顶部上的第二 N+区。在ESD保护结构中，第一 N+区和高电压P型注入区形成齐纳二极管且该齐纳二极管具有5V和7V之间的击穿电压。此外，高电压P型注入区、高电压N阱和P+区形成双极 PNP晶体管。该双极PNP晶体管与齐纳二极管串联连接以形成ESD保护电路。根据又一实施例，ESD保护结构包括N+埋层、设置在N+埋层顶部上的高电压N阱、 设置在高电压N阱顶部上且部分位于高电压N阱中的高电压P型注入区。该结构还包括依次设置在高电压P型注入区顶部上的第一 N+区、设置在N+埋层顶部上的高电压P阱、设置在高电压P阱顶部上的第二 N+区和设置在高电压P阱顶部上的P+区。在该结构中，第一 N+区和高电压P型注入区形成反向二极管，且该反向二极管具有击穿电压。此外，高电压P 型注入区、高电压N阱和高电压P阱形成双极PNP晶体管；高电压N阱、高电压P阱和第二 N+区形成双极NPN晶体管。该双极PNP晶体管和双极NPN晶体管形成可控硅整流器(SCR)。 该SCR和反向二极管串联连接形成ESD保护电路。尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。
权利要求
1.一种静电放电(ESD)保护设备，包括二极管，其阳极电连接至半导体器件的第一端子；所述二极管包括 由高电压P型注入区和设置在所述高电压P型注入区上的N+区形成的结；以及所述半导体器件，具有第一击穿电压；所述半导体器件还包括所述第一端子和第二端子，其中，在跨越所述第一端子和所述第二端子的电压超过所述第一击穿电压后，电流流入所述第一端子并流出所述第二端子。
2.根据权利要求1所述的设备，其中，所述二极管是齐纳二极管，以及其中，所述齐纳二极管的第二击穿电压处于5V和7V之间。
3.根据权利要求1所述的设备，其中，所述半导体器件是双极PNP晶体管，以及其中，所述双极PNP晶体管具有基极，所述基极浮置或电连接至所述二极管。
4.根据权利要求1所述的设备，其中，所述半导体器件是可控硅整流器(SCR)，且所述 SCR包括双极PNP晶体管；以及第一双极NPN晶体管，其中，所述双极PNP晶体管的基极与所述第一双极NPN晶体管的集电极互连，而所述双极PNP晶体管的集电极与所述第一双极NPN晶体管的基极互连。
5.一种ESD保护结构，包括 高电压N阱；高电压P型注入区，设置在所述高电压N阱上且部分地位于所述高电压N阱内； 第一 N+区，设置在所述高电压P型注入区上； P+区，设置在所述高电压N阱上；以及第二 N+区，设置在所述高电压N阱上。
6.根据权利要求5所述的结构，还包括第一隔离体，其中，所述第一N+区设置在所述第一隔离体的一侧，所述P+区设置在所述第一隔离体的另一侧。
7.根据权利要求5所述的结构，还包括第二隔离体，其中，所述第一N+区设置在所述第二隔离体的一侧，所述第二 N+区设置在所述第二隔离体的另一侧。
8.一种ESD保护结构，包括 N+埋层；高电压N阱，设置在所述N+埋层上；高电压P型注入区，设置在所述高电压N阱上且部分地位于所述高电压N阱内；第一 N+区，设置在所述高电压P型注入区上；高电压P阱，设置在所述N+埋层上；第二 N+区，设置在所述高电压P阱上；以及P+区，设置在所述高电压P阱上。
9.根据权利要求8所述的结构，还包括第一隔离体，其中，所述第一N+区设置在所述第一隔离体的一侧，所述P+区设置在所述第一隔离体的另一侧。
10.根据权利要求8所述的结构，其中，所述高电压P型注入区、所述高电压N阱和所述高电压P阱形成双极PNP晶体管；以及所述高电压N阱、所述高电压P阱和所述第二 N+区形成双极NPN晶体管，以及其中，所述双极PNP晶体管和所述双极NPN晶体管形成可控硅整流器(SCR)。
全文摘要
本发明公开了一种静电放电(ESD)保护结构，包括设置在N+区下面的高电压P型注入区。该高电压P型注入区和N+区根据不同的掺杂浓度形成反向二极管或齐纳二极管。该ESD保护结构还包括多个P+和N+区。该高电压P型注入区和P+和N+区形成具有击穿特性的半导体器件。在一个实施例中，该半导体器件可以是双极PNP晶体管。串联连接的该双极PNP晶体管和齐纳二极管形成ESD保护电路。在另一实施例中，该半导体器件可以是可控硅整流器(SCR)，其与反向二极管串联连接。这两个实施例均提供了可靠的ESD保护。
文档编号H01L29/06GK102456686SQ201110241588
公开日2012年5月16日 申请日期2011年8月19日 优先权日2010年10月18日
发明者黄新言 申请人:台湾积体电路制造股份有限公司