专利名称：均化芯片内元件效能的方法以及集成电路芯片的布局的制作方法
技术领域：
本发明涉及一种均化芯片内元件效能的方法以及集成电路芯片的布局，该元件效能特别是针对MOS晶体管间的开启电流范围(Iw range)做出明显改善。
背景技术：
已知在半导体工艺中，通常会利用快速热退火步骤来活化、扩散掺质或者再结晶基底结构。前述的快速热退火步骤一般是在卤素灯或激光加热设备中进行，其可将辐射直接照射至晶片表面，由此快速改变晶片的温度。在进行快速热退火步骤时，芯片内的不同区域或不同点往往会有温度偏差，主要是因为不同位置的堆叠材料不同，导致热吸收以及热发散特性的差异。
随着半导体元件尺寸的微缩，上述温度偏差已对元件效能造成负面影响，特别是芯片内不同位置的元件的电性表现会被改变。已知芯片内元件效能的偏差主要是由于晶片及其上的芯片或晶方进行正面退火(front-side anneal)时的温度不均匀所致。前述的温度偏差可能与堆叠材料的不同以及芯片内的图案密度不同有关。已知在半导体工艺中，为了避免机械研磨工艺产生的浅碟效应以及为减少元件图案密度的差异，通常会在扩散层或栅极层布设冗置图案(dummy pattern) 0举例来说，已知的浅沟绝缘工艺中，有源区域会被填入绝缘氧化物的沟槽结构隔离，绝缘沟槽的形成是先在硅基底中蚀刻出沟槽图案，然后填入厚氧化层，再以例如化学机械研磨法或回蚀刻法加以平坦化。又已知，研磨速率或蚀刻率与图案密度有关，也就是与有源区域或扩散图案所占芯片面积比例有关。为了确保晶片或基底表面上的氧化层可以被均匀的被移除，理想的情形是使晶片上所有区域的图案密度能够大致相同。而冗置图案的布设，就能够达到这样的效果。在布设冗置图案之后，半导体基底上的电路区域(circuit areas)以及非电路的场区(fieldareas)将会有接近的图案密度。然而，过去的冗置图案的布设方式，却会造成芯片内的元件效能偏差更加恶化。已知，半导体芯片是由数百万或千万个以上的晶体管所构成，这些晶体管的元件效能的均一性对于IC制造而言非常重要。由此可知，目前业界仍需要一种改良的方法，其可以均化芯片内元件效能，或者降低芯片内的偏差温度。
发明内容
本发明的主要目的在提供一种改良的方法，其可以均化芯片内元件效能，特别是针对芯片内MOS晶体管间的开启电流范围(Iw range)做出明显改善，以解决已知技术的不足与缺点。根据本发明的实施例，本发明提供一种均化芯片内元件效能的方法，包括提供集成电路芯片的布局，其包括多个功能电路区块；于该多个功能电路区块间的场区内布设冗置扩散图案；以及于该多个功能电路区块间的该场区内布设冗置栅极图案，使得该冗置栅极图案与该冗置扩散图案彼此完全重叠。
根据本发明的另一实施例，本发明提供一种均化芯片内元件效能的方法，包括提供集成电路芯片的布局，其包括多个功能电路区块；于该多个功能电路区块间的场区内布设冗置扩散图案；以及于该多个功能电路区块间的该场区内布设条形冗置栅极图案，使得该条形冗置栅极图案与该冗置扩散图案彼此部分重叠，其中各条形冗置栅极图案的两端由该冗置扩散图案的长边延伸出去距离S，且该距离S小于该冗置扩散图案的宽度W。根据本发明的又一实施例，本发明提供一种均化芯片内元件效能的方法，包括提供集成电路芯片的布局，其包括多个功能电路区块；于该多个功能电路区块间的场区内布设冗置扩散图案；以及于该多个功能电路区块间的该场区内布设冗置栅极图案，使得该芯片的反射率介于O. 25 O. 4之间。为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。
以下附图提供本发明更进一步的了解，并纳入并构成本说明书的一部分，附图与说明书内容一同阐述的本发明实施例有助于解释本发明的原理原则。图I绘示的是集成电路芯片的俯视布局示意图。图2依据本发明优选实施例所绘示的各种冗置图案示例的剖面示意图。图3至图4例示，依据本发明优选实施例，在基底上制作半导体元件(例如MOS晶体管)的方法示意图。图5为依据本发明实施例所绘示的一种均化芯片内元件效能的方法的流程示意图。图6至图7例示，依据本发明另一优选实施例，在基底上制作半导体元件(例如MOS晶体管)的方法示意图。图7A为依据本发明另一优选实施例所绘示集成电路芯片在布设冗置栅极图案之后的部分不意图。图8为依据本发明另一实施例所绘示的一种均化芯片内元件效能的方法的流程示意图。应当注意的是，所有的附图皆为概略性的。为方便和在图纸上清晰起见，附图的相对尺寸和部分零件比例以夸大或缩小规模呈现。相同的标号一般用来于不同的实施例中指示相对应或类似的元件。附图标记说明I 7:功能电路区块8 :场区10:集成电路芯片11 :箭头31 :箭头100 :半导体基底IOOa :第一扩散冗置图案IOOb :第二扩散冗置图案102a :第一浅沟绝缘图案102b :第二浅沟绝缘图案104 :绝缘层120a :第一栅极层120b:第二栅极层200:集成电路芯片
201 :功能电路区块201a STI区域202 :场区202a STI 区域210 :有源区域211:源极/漏极区域220:冗置扩散图案310a:栅极图案310b:辅助图案320:冗置栅极图案400:集成电路芯片420:条形冗置栅极图案520 :条形冗置栅极图案520a :条形冗置栅极图案520b :条形冗置栅极图案501 503 :步骤601 603 :步骤
具体实施例方式于下文中，加以陈述本发明的具体实施方式
，这些具体实施方式
可参考相对应的附图，使这些附图构成实施方式的一部分。同时也通过说明，披露本发明可据以施行的方式。于下文中，将清楚地描述这些实施例的细节，以使该技术领域中普通技术人员可据以实施本发明。在不违背于本发明宗旨的前提下，相关的具体实施例亦可被加以施行，且对于其结构上、逻辑上以及电性上所做的改变仍属本发明所涵盖的范畴。图I绘示的是集成电路芯片10的俯视布局示意图。集成电路芯片10可以包括多个功能电路区块I 7，其可以是，但不限于，核心电路、周边电路、逻辑电路、模拟电路存储器电路等等。在功能电路区块I 7之间为非电路的场区8。如前所述，非电路场区8内通常会在扩散层或栅极层布设冗置图案，以避免机械抛光工艺产生的浅碟效应以及为减少元件图案密度的差异。然而，过去的冗置图案的布设方式，却会造成芯片内的元件效能偏差更加恶化，特别是集成电路芯片10内的MOS晶体管间的开启电流范围(I0N range)。以下，将所谓的「开启电流范围(I0N range)」定义为芯片内晶体管的开启电流的最大差异值。 仍请参阅图1，申请人经过反复实验验证后发现在经过快速热退火处理后，位于集成电路芯片10的不同点或不同位置的晶体管之间的开启电流范围过大，例如，箭头11及31分别所指功能电路区块I及3之处。例如，根据实验结果显示，在箭头11所指之处的N型金氧半场效晶体管(MOSFET)的开启电流可介于891. 4 911. 4 μ A/μ m之间，而在箭头31所指的处的N型金氧半场效晶体管(MOSFET)的开启电流可介于606. 3. 4 639. O μ A/ym之间。在芯片内具有如此大的开启电流范围已经影响到元件的操作效能。本发明于是具体提出解决之道。图2依据本发明优选实施例所绘示的各种冗置图案示例的剖面示意图。如图2所示，为了评估及分析各种冗置图案示例对于芯片内元件效能的影响，特别是针对开启电流范围(Icjn range),申请人将冗置图案分成四种基本示例A D。这四种基本示例A D形成在半导体基底100上。其中，冗置图案的基本示例A定义为第一栅极层120a，例如多晶娃层，遮盖住第一扩散冗置图案100a,并有绝缘层104,介于第一栅极层120a与第一扩散冗置图案IOOa之间。冗置图案的基本示例B定义为未被任何栅极层遮盖的第二扩散冗置图案100b。冗置图案的基本示例C定义为第二栅极层120b遮盖住第一浅沟绝缘(STI)图案102a。冗置图案的基本示例D定义为未被任何栅极层遮盖的第二浅沟绝缘图案102b。为清楚说明本发明，前述四种冗置图案的基本示例A D可分别被归类如下
基本示例A(或Mask A):多晶硅冗置栅极图案直接位于硅基冗置扩散图案正上方。基本示例B (或Mask B):硅基冗置扩散图案正上方没有任何的多晶硅冗置栅极图案。基本示例C (或Mask C):多晶硅冗置栅极图案直接位在STI上。基本示例D (或Mask D) STI上没有任何的多晶硅冗置栅极图案。根据反复实验的结果，申请人发现冗置图案的基本示例C基本上就是造成芯片内的晶体管元件的开启电流范围过大的主要原因。换言之，当冗置图案的基本示例C占据芯片面积的比例越大，芯片内的晶体管元件的开启电流范围会越大。申请人也以测试晶片针对前述四种冗置图案的基本示例A D进行了反射率的实验。反射率实验在快速热退火反 应室中进行，并以波长约810nm的椭圆仪灯(ellisometer lamp)作为热源。测试晶片分别具有前述四种冗置图案的基本示例A D经由标准的快速热退火程式进行处理。实验的结果，前述四种冗置图案的基本示例A的反射率约为O. 35，基本示例B的反射率约为O. 31，基本示例C的反射率约为O. 61,基本示例D的反射率约为O. 29。相较于基本示例A、B、D (反射率平均值约O. 32)，基本示例C的高反射率(约O. 61)并不正常。图3至图4例示，依据本发明优选实施例，在基底上制作半导体元件(例如MOS晶体管)的方法示意图。如图3所示，提供集成电路芯片200，其上具有至少一功能电路区块201以及邻近功能电路区块201的场区202。功能电路区块201内至少具有有源区域210。有源区域210可以被STI区域201a隔离。在场区202内，布设有多个冗置扩散图案220，各冗置扩散图案220被STI区域202a隔离。有源区域210与冗置扩散图案220的形成方法可包括蚀刻硅基底以形成STI沟槽，在STI沟槽内填入绝缘材，以及平坦化该绝缘材。如前述，这些冗置扩散图案220可以避免CMP过程中的浅碟效应。接着，进行热氧化工艺，以于有源区域210以及冗置扩散图案220上形成栅极氧化层(图未示)。如图4所示，在形成栅极氧化层之后，接着于功能电路区块201内形成至少一栅极图案310a，例如多晶硅栅极图案。其中，栅极图案310a设于有源区域210上，并可以延伸到环绕有源区域210的STI区域上。在栅极图案310a两侧形成有源极/漏极区域211。在源极/漏极区域211之间，栅极图案310a下方，则是沟道区域。另外，可选择在栅极图案310a附近增设光学接近修正(OPC)图案或辅助图案310b，以控制关键尺寸。在场区202内，则在各个冗置扩散图案220上设有冗置栅极图案320。值得注意的是，冗置栅极图案320均不会延伸到STI区域202a上。换言之，根据本发明的优选实施例，冗置栅极图案320与冗置扩散图案220彼此完全重叠的，其中冗置栅极图案320的面积可以小于或等于冗置扩散图案220的面积，故在场区202内不会有前述四种冗置图案的基本示例C出现。本发明通过将冗置图案的基本示例C完全从场区202摒除，故能够明显改善快速热退火的均一性。根据本发明的实施例，集成电路芯片10的反射率因此优选介于O. 25 O. 4之间。前述的源极/漏极区域211可以利用离子注入工艺方法形成。在进行离子注入工艺过程中，掺质，例如N型或P型掺质，可以被注入未被栅极图案310a遮盖的有源区域210内。继之，进行快速热退火工艺，以活化注入源极/漏极区域211的掺质。前述的快速热退火工艺可以利用的热源包括，但不限于，钨-卤素灯，其波长约O. 3 4. O μ m，弧卤素灯，其波长约O. I I. 4 μ m,激光,例如二氧化碳激光,其波长约10. 6 μ m, IS激光,其波长约514nm,或者 YAG(yttrium aluminum garnet)激光，其波长约 1064nm。图5为依据本发明实施例所绘示的一种均化芯片内元件效能的方法的流程示意图。如图5所示，首先，进行步骤501，提供集成电路芯片的布局，其包括多个功能电路区块，接着进行步骤502，在该多个功能电路区块间的场区内布设冗置扩散图案，最后，进行步骤503，在该多个功能电路区块间的该场区内布设冗置栅极图案，使得该冗置栅极图案与该冗置扩散图案彼此完全重叠。图6至图7例示，依据本发明另一优选实施例，在基底上制作半导体元件(例如MOS晶体管)的方法示意图，其中相同的符号表示相同的区域或元件。如图6所示，同样提供集成电路芯片400，其上具有至少一功能电路区块201以及邻近功能电路区块201的场区202。功能电路区块201内至少具有有源区域210。有源区域210可以被STI区域201a隔离。在场区202内，布设有多个冗置扩散图案220，各冗置扩散图案220被STI区域202a、隔离。有源区域210与冗置扩散图案220的形成方法可包括蚀刻硅基底以形成STI沟槽，在STI沟槽内填入绝缘材，以及平坦化该绝缘材。如前述，这些冗置扩散图案220可以避免CMP过程中的浅碟效应。接着，进行热氧化工艺，以于有源区域210以及冗置扩散图案220上形成栅极氧化层(图未示)。 如图7所示，在形成栅极氧化层之后，接着于功能电路区块201内形成至少一栅极图案310a，例如多晶硅栅极图案。其中，栅极图案310a设于有源区域210上，并可以延伸到环绕有源区域210的STI区域上。在栅极图案310a两侧形成有源极/漏极区域211。在源极/漏极区域211之间，栅极图案310a下方，则是沟道区域。另外，可选择在栅极图案310a附近增设光学接近修正(OPC)图案或辅助图案310b，以控制关键尺寸。在场区202内，则在冗置扩散图案220上设有多个条形冗置栅极图案420。条形冗置栅极图案420与冗置扩散图案220彼此部分重叠。举例来说，各条形冗置栅极图案420的两端直接位于STI区域202a之上，且各条形冗置栅极图案420的两端由冗置扩散图案220的长边延伸出去距离S，且该距离S小于该冗置扩散图案的宽度W，优选者，该距离S大于冗置扩散图案220的宽度W的三分之一，小于冗置扩散图案220的宽度W的三分之二。此外，各条形冗置栅极图案420具有栅极宽度We,且该距离S大于该栅极宽度\。图7A为依据本发明另一优选实施例所绘示集成电路芯片在布设冗置栅极图案之后的部分示意图，其中相同的符号表示相同的区域或元件。如图7A所示，在冗置扩散图案220上设有多个条形冗置栅极图案520。条形冗置栅极图案520a与冗置扩散图案220彼此部分重叠。同样的，各条形冗置栅极图案520a的两端直接位于STI区域202a之上，且各条形冗置栅极图案520a的两端由冗置扩散图案220的长边延伸出去距离S，且该距离S小于该冗置扩散图案的宽度W，优选者，该距离S大于冗置扩散图案220的宽度W的三分之一，小于冗置扩散图案220的宽度W的三分之二。另外，位于两侧的条形冗置栅极图案520b与冗置扩散图案220也彼此部分重叠。较明确的说，条形冗置栅极图案520b的较长边与冗置扩散图案220部分重叠。图8为依据本发明另一实施例所绘示的一种均化芯片内元件效能的方法的流程示意图。如图8所示，首先，进行步骤601，提供集成电路芯片的布局，其包括多个功能电路区块，接着进行步骤602，同样于该多个功能电路区块间的场区内布设冗置扩散图案，最后，进行步骤603，在场区内布设多个条形冗置栅极图案。条形冗置栅极图案与冗置扩散图案彼此部分重叠。各条形冗置栅极图案的两端直接位于STI区域之上，且各条形冗置栅极图案的两端由冗置扩散图案的长边延伸出去距离S，且该距离S小于冗置扩散图案的宽度W。以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属 本发明的涵盖范围。
权利要求
1.一种均化芯片内元件效能的方法，包括 提供集成电路芯片的布局，其包括多个功能电路区块； 于该多个功能电路区块间的场区内布设冗置扩散图案；以及 于该多个功能电路区块间的该场区内布设冗置栅极图案，使得该冗置栅极图案与该冗置扩散图案彼此完全重叠，其中该冗置栅极图案的面积小于或等于该冗置扩散图案的面积。
2.如权利要求I所述的均化芯片内元件效能的方法，其中该冗置扩散图案为硅基冗置扩散图案。
3.如权利要求I所述的均化芯片内元件效能的方法，其中该冗置栅极图案为多晶硅冗 置栅极图案。
4.如权利要求I所述的均化芯片内元件效能的方法，其中该冗置栅极图案由浅沟绝缘区域隔离。
5.如权利要求4所述的均化芯片内元件效能的方法，其中该冗置栅极图案不与该浅沟绝缘区域重叠。
6.一种均化芯片内元件效能的方法，包括 提供集成电路芯片的布局，其包括多个功能电路区块； 于该多个功能电路区块间的场区内布设冗置扩散图案；以及 于该多个功能电路区块间的该场区内布设条形冗置栅极图案，使得该条形冗置栅极图案与该冗置扩散图案彼此部分重叠，其中各条形冗置栅极图案的两端由该冗置扩散图案的长边延伸出去距离S，且该距离S小于该冗置扩散图案的宽度W。
7.如权利要求6所述的均化芯片内元件效能的方法，其中该冗置扩散图案为硅基冗置扩散图案。
8.如权利要求6所述的均化芯片内元件效能的方法，其中该冗置栅极图案为多晶硅冗置栅极图案。
9.如权利要求6所述的均化芯片内元件效能的方法，其中该冗置栅极图案由浅沟绝缘区域隔离。
10.如权利要求6所述的均化芯片内元件效能的方法，其中该距离S介于1/3W 2/3W之间。
11.如权利要求6所述的均化芯片内元件效能的方法，其中各条形冗置栅极图案具有栅极宽度We,且该距离S大于该栅极宽度\。
12.—种均化芯片内元件效能的方法，包括 提供集成电路芯片的布局，其包括多个功能电路区块； 于该多个功能电路区块间的场区内布设冗置扩散图案；以及 于该多个功能电路区块间的该场区内布设冗置栅极图案，使得该芯片的反射率介于O. 25 O. 4之间。
13.—种集成电路芯片的布局,包括 多个功能电路区块； 场区，位于该多个功能电路区块之间； 至少一冗置扩散图案，位于该场区内；以及至少一冗置栅极图案，位于该场区内，其中该冗置栅极图案与该冗置扩散图案彼此完全重叠，且该冗置栅极图案的面积小于或等于该冗置扩散 图案的面积。
全文摘要
本发明提供一种均化芯片内元件效能的方法以及集成电路芯片的布局。该方法首先提供集成电路芯片的布局，其包括多个功能电路区块，再于该多个功能电路区块间的场区内布设冗置扩散图案，接着，在该多个功能电路区块间的该场区内布设冗置栅极图案，使得该冗置栅极图案与该冗置扩散图案彼此完全重叠。
文档编号H01L27/02GK102738057SQ201110286870
公开日2012年10月17日 申请日期2011年9月23日 优先权日2011年4月8日
发明者侯俊良, 蒋裕和, 许智凯, 连万益, 陈铭聪 申请人:联华电子股份有限公司