专利名称：多层单晶三维堆栈式存储器及其制造方法
技术领域：
本发明是有关于ー种三维存储器装置，以及制造三维存储器装置的方法。
背景技术：
在高密度存储器装置的制造中，每ー单位区域可存放的数据量是一关键性因素。 因此，由于存储器装置的此关键尺寸接近技术上的限制，为了达到每位有更佳的储存密度与较低的成本，堆栈存储器单元的多重阶层的技术已被提出。举例来说，ー种具有反熔丝ニ极管存储器单元的三维堆栈存储器装置，被描述于 Johnson 等人在 IEEE J. of Solid-State Circuits, vol. 38, no. 11, Nov. 2003 中 “512-Mb PROM with a Three-Dimensional Array of Diode/Anti-fuse Memory CelIs，，。在 Johnson 等人描述的设计中，提供了字线与位线的多层结构，存储器元件位于字线与位线的交叉点。 存储器元件包括ー种P+多娃晶阳极(p+polysilicon anode)连接于一字线，以及一 n_多娃晶阴极(n-polysilicon cathode)连接于一位线，阳极与阴极被反熔丝材料所分离。虽然使用Johnson等人描述的设计达到了高密度的效益，但是阳极与阴极区域皆由多晶硅组成的ニ极管可能具有不能接受的高关闭电流(off current)。两区域皆由单晶娃组成的ニ 极管可提供较合适的低关闭电流，但制造此装置的程序相当复杂。ー种提供垂直与非门(NAND)单元在电荷捕捉存储器技术中的三维堆栈式存储器装置已被 Tanaka 等人在 2007Symposium on VLSI Technology Digest of Technical Papers ； 12-14 June 2007, pages : 14-15 之“Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory，，所描述。在 Tanaka 等人所描述的结构中，包括ー种具有如同操作NAND栅极的垂直通道的多栅极场效应晶体管结构， 此结构使用一种娃氧化氮氧化娃(silicon-oxide-nitride-oxide-silicon, S0N0S)电荷捕捉技木，以在每ー栅极/垂直通道接ロ创造ー储存位置。此存储器结构以一柱多晶硅为基础，此多晶硅被安排作为多栅极单元的垂直通道。然而，我们已观察到晶粒界面(grain boundaries)与在多晶娃通道间的粒内缺陷(intragranular defects)会对晶体管性能产生有害的影响。举例来说，装置特性例如是阈值电压(threshold voltage)、漏泄电流 (leakage current)以及跨导(transconductance),相较于具有单晶体通道的装置为差。提供一种三维集成电路存储器结构，包括使用单晶半导体元件的存储器単元是众所期望的。
发明内容
本发明是有关于ー种三维堆栈式存储器结构的制造方法，此存储器具有单晶硅或其它半导体的多层结构。单晶硅的多层结构适用于高性能存储器単元的多阶层的施行。本发明是有关于ー种三维堆栈式存储器结构的制造方法，提出多层单晶半导体材料层转换步骤，用以堆栈单晶半导体材料层，此些单晶半导体材料层被绝缘材料所分离。根据本发明，单晶半导体材料的堆栈层可利用多种不同的存储器元件，包括只读(read only)元件、浮置栅(floating gate)元件、电荷捕捉(charge trapping)元件等等。 单晶半导体材料的堆栈层也可利用多种不同的三维存储器架构。根据本发明，提出一种存储器装置的制造方法，此方法包括结合一第一单晶半导体本体至一第一绝缘材料层的一表面，且于实质上平行于第一绝缘材料层的表面的平面上，分离第一单晶半导体本体，留下第一单晶半导体材料层结合于该第一绝缘材料层上。形成一第二绝缘材料层于第一单晶半导体材料层上，结合一第二单晶半导体本体至一第二绝缘材料层的一表面，且于实质上平行于第二绝缘材料层的表面的平面上，分离第二单晶半导体本体，留下一第二单晶半导体材料层结合于第二绝缘材料层上。可重复此工艺用以形成所欲的层数。多层单晶半导体接着形成一种三维存储器阵列(3D memory array)。为了对本发明的其它方面与优点有更佳的了解，下文特举范例性实施例，并配合所附图式，作详细说明如下
图I绘示被绝缘材料层分离的单晶半导体材料的各层的制造流程的一阶段；图2绘示被绝缘材料层分离的单晶半导体材料的各层的制造流程的一阶段；图3绘示被绝缘材料层分离的单晶半导体材料的各层的制造流程的一阶段；图4绘示被绝缘材料层分离的单晶半导体材料的各层的制造流程的一阶段；图5绘示被绝缘材料层分离的单晶半导体材料的各层的制造流程的一阶段；图6绘示被绝缘材料层分离的单晶半导体材料的各层的制造流程的一阶段；图7绘示被绝缘材料层分离的单晶半导体材料的各层的制造流程的一阶段；图8绘示被绝缘材料层分离的单晶半导体材料的各层的制造流程的一阶段；图9绘示被绝缘材料层分离的单晶半导体材料的各层的制造流程的一阶段；图10 图13绘示利用图9中所绘示的单晶半导体材料堆栈式结构所形成的一种三维存储器阵列的范例性制造流程的各阶段；图14绘示在译码结构中将半导体材料条连接在一起的方式的透视图；图15绘示具有多阶层单晶半导体字线的三维堆栈垂直与非门(NAND)存储器阵列部分的施行的透视图；以及图16绘示依照本发明一实施例的一集成电路的简化区块图。主要元件符号说明100、IO5:本体110、120、171 :顶部表面130、140:离子135、145:缺陷层160、162、164、1410 :绝缘层161、163:半导体层211、213、1412、1413、1414 :半导体材料条212、214 :绝缘材料215、225、315 :层226、1426:硅化物
6
260、1426-1、1425-n-l、1425-n
397 隧穿层
398 电荷捕捉层
399 阻挡介电层
1412A、1413A、1414A :延伸
1415:存储器材料
1429:栅极结构
1450:晶体管
1458>1459 :接触插头
1460n、1460n+l :金属线
1502>1660 :存储器阵列
1510 1518,1662 :字线
1525 1534 :电荷储存结构
1592、1594、1596、1598 :绝缘柱
1593、1595、1597 :半导体柱
1658:面译码器
1659:SSL 线
1661:列译码器
1663:行译码器
1664:位线
1665>1667 :总线
1666、1668 :区块
1669:状态机
1671:输入数据线
1672:输出数据线
1674:其它电路
1675:集成电路
具体实施例方式图I至图9绘示形成单晶半导体材料的各层的流程的各阶段，此单晶半导体材料通过绝缘材料层分离。图I绘示形成一硅或其它半导体材料的单晶半导体本体100的結果。单晶半导体本体100被注入氢或稀有气体元素(rare gas element)的离子130,用以形成一缺陷层135 在第一单晶半导体本体100的顶部表面110的ー预定深度。在绘示的实施例中，表面氢离子的注入在每平方厘米3 X IO16至I X IO17个剂量范围，及摄氏225至300度的范围下进行。 在某些实施例中，离子130的注入可有关于例如是美国专利号5，374，564与5，993，667描述的エ艺来进行。亦可选择其它技术使用。缺陷层135为ー微孔隙区域，通过离子注入程序形成于单晶半导体本体100的顶部表面110下方的ー预定深度。由于注入程序，缺陷层135可形成于ー实质上平行于顶部表面110的平面,“实质上”是意味着考虑到制造公差(manufacturing tolerances)可能造成深度的变化。词汇“平面”意指平面上任两点连接的直线完全位于此平面上。如下所述,缺陷层135使单晶半导体本体100在后续退火(annealing)エ艺中得以分离，致使缺陷层135上方的单晶半导体材料层与缺陷层下方的部分分离。注入离子可維持在完成结构的单晶半导体材料中，作为制造程序中的人工制品。图2绘示形成一硅或其它半导体材料的半导体本体105的結果。如图2所示，一具有顶部表面171的绝缘层160形成于半导体本体105上。在绘示的实施例中，绝缘层160 为在半导体本体105上热生长(thermally grown)的ニ氧化娃。半导体本体100、105也被注入掺杂物。视注入的掺杂物而定,半导体本体100、105 可有n型或p型(n-type or p-type)掺杂。额外的エ艺也可于图I与图2所示的结构上施行。举例来说，在某些实施例中，绝缘层也可形成于单晶半导体本体100的顶部表面110 上。图3绘示清洁图I与图2所绘示的结构，接着结合单晶半导体本体100的顶部表面110至绝缘层160的顶部表面171的結果。在绘示的实施例中，此些结构使用一改良的 RCA清洁,接着在室温下以施行亲水性连接(Hydrophilic bonding)结合。接着以红外线光谱(infra-red spectroscopy)与魔镜观察(magic mirror observation)检查结合的芯片，以确保结合的芯片是无孔隙的。图4绘示分离一平面上的单晶半导体本体100，此平面实质上平行于绝缘层160 的顶部表面171的结果，致使单晶半导体材料的一部分(半导体层161)維持结合于绝缘层 160上。“实质上平行”这个词汇是意味着考虑到制造公差可能造成半导体层161的厚度变化。被分离的单晶半导体100可接着再使用于如下所述的单层转换步骤中。可选择地，一不同的单晶半导体本体可使用于后续单层转换步骤中。在所绘示的实施例中，分离第一单晶半导体本体100包括使用ー种ニ步骤退火エ 艺，使单晶半导体本体100在缺陷层135处分离。接着半导体层161的顶部表面可使用例如是化学机械抛光法(chemical mechanical polishing, CMP)做抛光接触,用以降低表面粗操度。在一些可选择的实施例中，结合与/或分离エ艺可使用例如是Yamazaki等人的美国申请公开号2010/0120226与Shimomura等人的美国申请公开号2009/0117707中描述的技术来施行，做为本文的參考。其它结合与/或分离エ艺用以转移单晶半导体材料的层也可使用。图5绘示注入离子140形成一第二缺陷层145在单晶半导体本体100剩余部分的顶部表面120的ー预定深度的結果。在绘示的实施例中，第二缺陷层145由施行上述的表面氢离子注入而形成。图6绘示ー绝缘层162形成于半导体层161上的結果。在绘示的实施例中，绝缘层162为在半导体层161上热生长(thermally grown)的ニ氧化娃。图7绘示清洁图5与图6所绘示的结构，接着结合单晶半导体本体100的顶部表面120至绝缘层162的結果。
图8绘示在第二缺陷层145分离单晶存储器本体100的结果，致使单晶半导体材料的半导体层163维持结合于绝缘层162上。图9绘示形成一绝缘层164于半导体层163上的结果。在图9绘示的实施例的结构中与后续工艺步骤中，在绝缘层160下层的半导体本体105未被绘出。在绘示的实施例中，单晶半导体材料的两层161、163被绝缘材料所分离。上述的技术也可重复用以形成单晶半导体材料的任何数量的额外层，此些额外层被绝缘材料所分离。接着，如图9所示的额外工艺施行于多层构造上，用以完成流程并形成一种三维存储器阵列。工艺的施行是依据三维存储器阵列的存储器元件的构造与型态而定。一般来说，工艺包括图案化多层结构用以形成单晶半导体材料条的堆栈，形成导电线路于堆栈上， 以及形成存储器元件相邻于建立一存储器单元三维阵列的堆栈，存储器单元可通过单晶半导体材料条与导电线路进行存取。其它或不同的工艺亦可被施行。其余的后段工艺(back-end-of-lineprocessing,BEOL processing)可接着施行以完成芯片。一般来说，后段工艺所形成的结构可能包括接点、层间介电层(inter-layer dielectrics)以及用以内部连接的各种金属层，此些金属层包括存取电路(access circuitry),用以稱接存储器单元的三维阵列至周边电路(peripheral circuitry)。经过这些工艺，控制电路(control circuits)、偏压电路(biasing circuits)以及译码器电路 (decoder circuits),如同图16所绘示,将被形成于装置上。图10至图13绘示利用图9所绘示的堆栈式单晶结构形成一三维存储器阵列的实施流程的各阶段。图10绘示一用以定义半导体材料条的多个脊型(ridge-shaped)堆栈250的第一图案化平板印刷(lithographic patterning)步骤的结果。半导体材料条211、213使用半导体层261、263的材料来执行，且被绝缘层262、264的绝缘材料212、214所分离。图IlA与图IlB分别绘示一实施例包括可编程电阻(programmable resistance) 存储器单元结构，例如是反熔丝单元结构，以及一实施例包括可编程电荷捕捉 (programmable charge trapping)存储器单元结构,例如是娃氧化氮氧化娃(S0N0S)型存储器单元结构。在此范例中，半导体材料条211、213为P型。可选择地，半导体材料条211、 213也可为η型。图IlA绘示一以可编程电阻存储器材料的层215厚层覆盖安置的结果。举例来说， 层215由一反熔丝材料的单一层所组成。反熔丝材料可为例如二氧化硅、硅氮化物、硅氮氧化物或其它硅氧化物。可选择地，其它型态的可编程电阻存储器材料也可被形成。在另一实施例中，不以厚层覆盖安置，一氧化工艺可应用于形成氧化物于半导体材料条的曝露部分，氧化物于此做为存储器材料。图IlB绘示一包括多层电荷捕捉结构的层315以厚层覆盖安置的结果，此结构包括一隧穿层(tunneling layer) 397>一电荷捕捉层(charge trapping layer)398 以及一阻挡介电层(blocking dielectric layer) 399 在绘示的范例中，隧穿层397为娃氧(0)化物，电荷捕捉层398为硅氮(N)化物，而阻挡介电层399为硅氧(0)化物。可选择地，层315可包括其它电荷储存结构，包括例如是硅氮氧化物(SixOyNz)、富硅氮化物 (silicon-rich nitride)、富娃氧化物(silicon-rich oxide),捕捉层包括嵌入式纳米微枚(nano-particles) %=等。在一实施例中，一设计的娃氧化氮氧化娃电荷储存结构的能带间隙(bandgap)可被使用，包括一介电隧穿层397，此介电隧穿层397在零偏压下形成反转“U”型价能带的混合物。在一实施例中，复合的介电隧穿层397包括一第一层用以作为通孔隧穿层，一第二层用以作为能带偏移(band offset)层，以及一第三层用以作为绝缘层。在此实施例中，层 397的通孔隧穿层包括ニ氧化硅，ニ氧化硅被形成于半导体材料条的侧面上，使用例如是伴随选择性氮化的原位蒸气生成(in-situ steam generation, ISSG),选择性氮化通过ー后沉积作用的一氧化氮退火，或在沉积时加入额外ー氧化氮至环境。ニ氧化硅的第一层厚度小于20人，在另ー实施例中为15 A或更小。代表的实施例厚度可为10 A或12 A。在本实施例中，能带偏移层包括位于通孔隧穿层上的硅氮化物，此硅氮化物在 680°C使用例如是ニ氯娃烧(dichlorosilane, DCS)与氨前驱物,例如以低压化学气相沉积 (low-pressure chemical vapor deposition,LPCVD)法形成。在另一エ艺中，能带偏移层包括硅氮氧化物，使用相似于具有氧化亚氮(N2O)前驱物的エ艺形成。硅氮化物的能带偏移层厚度小于30人，在另ー实施例为25 A或更小。在本实施例中的绝缘层包括ニ氧化硅，绝缘层使用例如是低压化学气相沉积与高温氧化(high temperature oxide, HT0)沉积形成于娃氮化物的能带偏移层上。ニ氧化娃绝缘层的厚度小于35 A，在另ー实施例中为25 A或更小。此三层隧穿层造成一反转U型价
阶(valence band energy level)。在本实施例中，位于存储器材料的层315中的电荷捕捉层398包括厚度大于50A 的硅氮化物，举例来说，例如是本实施例中使用低压化学气相沉积形成厚度大约70人的硅氮化物。在本实施例中，位于存储器材料的层315中的介电阻挡介电层399包括厚度大于 50A的ニ氧化硅层，举例来说例如是本实施例中大约90A的硅氮化物，此介电阻挡介电层 399可以湿式氧化炉エ艺(wet furnace oxidation process)通过氮化物的湿转换(wet conversion)形成。其它实施例可使用高温氧化或低压化学气相沉积ニ氧化娃来施行。其它介电阻挡介电层可包括例如是氧化铝的高相对介电系数(high-K)材料。图12绘示沉积导电材料的结果，例如是具有n型或p型掺杂的多晶硅，用以形成层225为导电线路当作字线。此外，硅化物层226可形成于本实施例中利用多晶硅形成的层225之上。如图式所示，高深宽比沉积技术(high aspect ratio deposition technologies)例如是多晶硅的低压化学气相沉积可被利用来完整填充介于脊型堆栈间的沟道220。图13绘示ー用以定义当作三维存储器阵列的字线的多个导电线路260的第二图案化平板印刷步骤的結果。第二图案化平板印刷步骤利用単一掩模，通过刻蚀导电线路间的高深宽比沟道以决定阵列的关键尺寸，刻蚀并未通过脊型堆积。可使用一高度选择性的刻蚀エ艺，用以刻蚀硅氧化物或硅氮化物上的多硅晶。因此，另ー的刻蚀エ艺可被使用，依据相同的掩模用以刻蚀通过半导体与绝缘层，并停止于下层的绝缘层160之上。在所绘示的范例中，介于线路260间的存储器材料层保留于半导体材料条的侧边表面。此外，在形成线路260时，介于线路260间的存储器材料层可被移除以露出半导体材料条的侧边表面。
接着，例如是上述讨论的后段工艺将被施行，以完成芯片的半导体工艺步骤。在所绘示的范例中，层225被形成于图IlA所绘示的结构上。结果，二极存储器单元的三维阵列便形成。存储器单元包括一整流器，整流器通过单晶条与多晶硅线之间的交叉点的P-n结形成，与一介于阴极与阳极间的可编程反熔丝层一起。在其它实施例中，不同的可编程电阻存储器材料可被使用，包括过度金属氧化物，例如是氧化钨。这类材料可被编程与抹除，且能够用以实行储存每单元多位的操作。层225也可形成于图IlB所绘示的结构。在此例中，电荷捕捉存储器单元的三维阵列被形成。晶体管以单晶半导体材料条与多晶硅线所定义。半导体材料条担任晶体管的源极、漏极与通道。多晶硅线担任晶体管的栅极。图14绘示在译码结构中将半导体材料条连接在一起的方式的透视图。另外，其它的译码配置也可使用。在某些实施例中，美国申请号13/018，110所叙述的译码配置被使用，此些译码配置在此处可以参考并结合。图14的透视可沿着Z轴旋转90度，致使Y轴与Z轴位于纸张所在的平面上，可与早些图式中X轴与Z轴位于纸张所在的平面上做比较。此外，在脊型堆栈中，介于半导体材料条间的绝缘层自图式中移除，用以露出其它的结构。多层阵列形成于绝缘层1410之上，包括多个导电线路1425-1、. . .、1425_n_l、
1425-n共形于多个脊型堆栈，用以当作字线WLn、WLn-l.....WL1。多个脊型堆栈包括半导
体材料条1412、1413、1414，脊型堆栈通过延伸部位1412A、1413A、1414A，在平行脊型堆栈中的相同平面中耦接于半导体材料条。在另一实施例中，延伸部位形成一阶梯结构，用以终止半导体材料条。这些半导体材料条的延伸部位1412A、1413A、1414A沿着X轴方向配向， 耦接于多个半导体材料条的脊型堆栈。此外，这些延伸部位1412A、1413A、1414A延伸超出阵列的边缘，且被安排连接于译码电路(decoding circuitry),用以选择阵列间的平面。这些延伸部位1412A、1413A、1414A可在多个脊型堆栈被定义时或被定义之前被图案化。在另一实施例中，延伸形成一阶梯结构，用以终止半导体材料条，此些延伸部位延伸超出阵列的边缘是不必要的。存储器材料层1415分离导电线路1425-1至1425_n，自半导体材料条1412至 1414。晶体管(例如是晶体管1450)被形成于半导体材料条1412、1413、1414与导电线路1425-1之间。在晶体管中，半导体材料条(例如是1413)担任装置的通道区域。栅极结构(例如是1429)在导电线路1425-1至1425_n被定义的相同步骤中图案化。硅化物层 1426可沿着导电线路顶部表面形成，且位于栅极结构1429之上。存储器材料层1415可作为晶体管的栅极介电层。此些晶体管当作挑选连接至译码电路的栅极电路，用以挑选阵列中沿着脊型堆栈的行(columns)。接触插塞(plug) 1458、1459在栅极结构1429的顶部表面之上。上覆金属线1460η、 1460η+1被图案化连接于行解密电路作为SSL (string select transistor, SSL :串流选择晶体管)线。在绘示的方式中，一三面解密网络被建立，使用一字线、一位线与一 SSL线存取挑选的单元。详见美国专利号6，906，940，标题为平面译码方式与三维存储器装置。图15绘示具有多阶层单晶半导体字线的三维堆栈垂直与非门(NAND)存储器阵列1502部分的实施的透视图。存储器阵列1502包括半导体柱阵列，包括柱1593、1595与 1597。绝缘柱包括绝缘柱1592、1594、1596与1598被形成于半导体柱之间。每一半导体柱提供被安排于ー对垂直与非门串(NAND strings)的多阶层单元。一特定半导体柱(例如是1595)包括多个被设置于沿着柱1595的第一边的第一垂直与非门串，与沿着柱1595的第二边的第二垂直与非门串中的介电电荷捕捉结构。单晶字线(例如是字线1518)相邻于半导体柱的电荷捕捉结构，致使存储器単元在各阶层中被形成于半导体柱与字线的侧边的交叉点上，而介电电荷捕捉结构介于其中。绝缘材料(未绘出)使不同阶层的字线彼此分离。三阶层字线被绘示，其中一顶阶层包括字线1510、1511与1512在X轴方向上延伸，一次低阶层包括字线1513、1514、1515，一底阶层包括字线1516、1517与1518。电荷储存结构1525至1530形成于顶阶层上的字线1510至1512的相反侧。电荷储存结构1531、 1532形成于字线1515的相反侧，且电荷储存结构1533、1534形成于字线1518的相反侧。 类似的电荷储存结构也在此结构中形成于其它字线的侧边。在存储器阵列1502的制造过程中，实行上述的技术用以堆栈被绝缘材料分离的单晶半导体字线材料的多层。其它的エ艺如图15所示，接着在多层结构上施行，用以形成三维存储器阵列1502。在绘示的范例中，其它的エ艺如美国申请号12/785，291中所述被施行,此些エ艺在此处可做为本文的參考。在此叙述的形成单晶堆栈层的技术也可利用于多种其它的三维存储器架构。举例来说，在此叙述的技术可被施行于形成如美国专利号7，473，589与7，709，334所述的三维薄膜晶体管结构，此些揭露在此处可以參考并结合。图16绘示依照本发明ー实施例的一集成电路1675的简化区块图。集成电路1675 包括具有在此所述制造的单晶硅的多层的ー种三维堆栈存储器阵列。一列译码器1661被耦接于多条字线1662，且在存储器阵列1660中沿着列排列。一行译码器1663被耦接于多条位线1664且在存储器阵列1660中沿着行排列，用以阅读与编程在存储器阵列1660中来自存储器単元的数据。一面译码器1658被耦接于在存储器阵列1660中位于SSL线1659上方的多个平面。地址在总线1665上被提供至行译码器1663、列译码器1661与面译码器1658。 在区块1666中的感应放大器(sense amplifiers)与输入数据结构(data-in structure), 在本实施例中通过数据总线1667被耦接于行译码器1663。来自集成电路1675上的输入 /输出端，或来自其它内部或外部于集成电路1675的数据源，透过输入数据线1671被提供至区块1666中的输入数据结构。在绘示的实施例中，其它电路1674被包含在集成电路中， 例如是通用处理机(general purpose processor)、特殊用途应用电路(special purpose application circuitry)、或是提供芯片上系统由阵列所支持的功能性的模块组合。数据透过来自区块1666中的感应放大器的输出数据线1672被提供至集成电路1675上的输入 /输出端，或被提供至其它内部或外部于集成电路1675的数据目的地。在一实施例中，一控制器的施行是使用偏压安排状态机(bias arrangement state machine) 1669用以控制偏压安排供电电压，偏压安排供电电压是经由电压供应器产生或提供，或在区块1668中提供，例如是读取与编程电压(read and program voltages)。如同本领域中所知,控制器可使用特殊用途逻辑电路(special-purpose logic circuitry)来施行。在另ー实施例中，控制器包括一通用处理机，此通用处理机可施行于相同的集成电路，用来执行计算机程序以控制装置的操作。在又一实施例中，混合特殊用途逻辑电路与通用处理机可用于控制器的施行。 综上所述，虽然本发明已以范例性实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
权利要求
1.一种存储器装置的制造方法，该方法包括结合一第一单晶半导体本体至一第一绝缘材料层的一表面，且于平行于该第一绝缘材料层的该表面的平面上，分离该第一单晶半导体本体，留下一第一单晶半导体材料层结合于该第一绝缘材料层上；形成一第二绝缘材料层于该第一单晶半导体材料层上；结合一第二单晶半导体本体至该第二绝缘材料层的一表面，且于平行于该第二绝缘材料层的该表面的平面上，分离该第二单晶半导体本体，留下一第二单晶半导体材料层结合于该第二绝缘材料层上；以及处理该第一与该第二单晶半导体材料层，用以形成一三维存储器阵列(3D memory array)。
2.根据权利要求I所述的方法，更包括在结合该第一绝缘材料层的该表面之前，注入离子以形成位于该第一单晶半导体本体中的一缺陷层(defect layer),且在结合该第一绝缘材料层的该表面之后，在该缺陷层处分离该第一单晶半导体本体，以留下该第一单晶半导体材料层结合于该第一绝缘材料层上。
3.根据权利要求2所述的方法，其中注入离子包括注入氢离子。
4.根据权利要求2所述的方法，其中在该缺陷层处分离该第一单晶半导体本体，包括退火(annealing)用以诱导在该缺陷层处分离。
5.根据权利要求I所述的方法，其中处理该第一与该第二单晶半导体材料层包括刻蚀该第一与该第二单晶半导体材料层，用以定义多个单晶半导体材料条的多个堆栈，该多个单晶半导体材料条被该绝缘材料所分离；形成多个导电线路，该多个导电线路与该多个堆栈重叠 '及形成相邻于该多个堆栈的多个存储器元件，用以建立多个存储器单元的一三维阵列 (3D array)，该多个存储器单元的该三维阵列通过该多个单晶半导体材料条与该多个导电线路进行存取。
6.根据权利要求5所述的方法，其中形成该多个导电线路，用以建立多个接口区域的一三维阵列，该多个接口区域的该三维阵列位于该多个单晶半导体材料条与该多个导电线路间的交叉点；及形成该多个存储器元件于该多个接口区域中。
7.根据权利要求6所述的方法，其中形成该多个存储器元件包括形成一存储层，该存储层位于在该多个堆栈中的该多个单晶存储器材料条的侧边；及形成该多个导电线路于该多个堆栈之上，且该多个导电线路具有一表面，该表面与该多个堆栈上的该存储层共形。
8.根据权利要求7所述的方法，其中该存储层包括一反熔丝材料层。
9.根据权利要求7所述的方法，其中该存储层包括一多层电荷储存结构。
10.根据权利要求5所述的方法，其中该多个单晶半导体材料条包括一具有一第一导电性类型的掺杂半导体材料，该多个导电线路包括一具有一第二导电性类型的掺杂半导体材料，以在该多个接口区域中建立一 p-n结(p-n junction)。
11.根据权利要求5所述的方法，其中该多个单晶半导体材料条包括一掺杂半导体，使该多个半导体材料条被排列，用以操作该多个存储器单元作为多个电荷储存晶体管。
12.根据权利要求I所述的方法，其中在留下该第一单晶半导体材料层之后，该第二単晶半导体本体为该第一单晶半导体本体的剰余部分。
13.—种制造存储器装置的方法，包括形成多个单晶半导体材料的堆栈层，其中在该多个堆栈层中形成的各一单晶半导体的特定层，包括结合一单晶半导体本体至ー绝缘材料层，且分离该单晶半导体本体，使得该多个单晶半导体材料的特定层保持于该绝缘材料层之上；刻蚀该多个特定层，用以定义多个单晶半导体材料条的多个堆栈；形成多个导电线路，该多个导电线路与该多个堆栈重叠，使得多个接ロ区域的一三维阵列建立于该多个单晶半导体材料条与该多个导电线路的表面的交叉点；以及形成多个存储器元件在该多个接ロ区域中，用以建立多个存储器単元的一三维阵列， 该多个存储器単元的该三维阵列通过该多个单晶半导体材料条与该多个导电线路进行存取。
14.一种存储器装置，被以ー制造方法所制造，该制造方法包括结合一第一单晶半导体本体至一第一绝缘材料层的ー表面，且于平行于该第一绝缘材料层的该表面的一平面上，分离该第一单晶半导体本体，留下ー第一单晶半导体材料层结合于该第一绝缘材料层上。形成一第二绝缘材料层于该第一单晶半导体材料层上；结合一第二单晶半导体本体至该第二绝缘材料层的ー表面，且于平行于该第二绝缘材料层的该表面的平面上，分离该第二单晶半导体本体，留下ー第二单晶半导体材料层结合于该第二绝缘材料层上；以及处理该第一与该第二单晶半导体材料层，用以形成一三维存储器阵列。
15.根据权利要求14所述的存储器装置，其中该方法更包括在结合该第一绝缘材料层的该表面之前，注入离子以形成位于该第一单晶半导体本体中的一缺陷层(defect layer)，且在结合该第一绝缘材料层的该表面之后，在该缺陷层处分离该第一单晶半导体本体，以留下该第一单晶半导体材料层结合于该第一绝缘材料层上。
16.根据权利要求15所述的存储器装置，其中注入离子包括注入氢离子。
17.根据权利要求15所述的存储器装置，其中在该缺陷层处分离该第一单晶半导体本体，包括退火用以诱导在该缺陷层处分离。
18.根据权利要求14所述的存储器装置，其中处理该第一与该第二单晶半导体材料层包括刻蚀该第一与该第二单晶半导体材料层，用以定义多个单晶半导体材料条的多个堆栈，该多个单晶半导体材料条被该绝缘材料所分离；形成多个导电线路，该多个导电线路与该多个堆栈重叠；及形成相邻于该多个堆栈的多个存储器元件，用以建立多个存储器単元的一三维阵列， 该多个存储器単元的该三维阵列通过该多个单晶半导体材料条与该多个导电线路进行存取。
19.根据权利要求18所述的存储器装置，其中形成该多个导电线路，用以建立多个接 ロ区域的一三维阵列，该多个接ロ区域的该三维阵列位于该多个单晶半导体材料条与该多个导电线路间的交叉点；及形成该多个存储器元件于该多个接口区域中。
20.根据权利要求19所述的存储器装置，其中形成该多个存储器元件包括形成一存储层，该存储层位于在该多个堆栈中的该多个单晶存储器材料条的侧边；及形成该多个导电线路于该多个堆栈之上，且该多个导电线路具有一表面，该表面与该多个堆栈上的该存储层共形。
21.根据权利要求20所述的存储器装置，其中该存储层包括一反熔丝材料层。
22.根据权利要求20所述的方法，其中该存储层包括一多层电荷储存结构。
23.根据权利要求19所述的存储器装置，其中该多个单晶半导体材料条包括一具有一第一导电性类型的掺杂半导体材料，该多个导电线路包括一具有一第二导电性类型的掺杂半导体材料，以在该多个接口区域中建立一 P-n结。
24.根据权利要求18所述的存储器装置，其中该多个单晶半导体材料条包括一掺杂半导体，使该多个半导体材料条被排列，用以操作该多个存储器单元作为多个电荷储存晶体管。
25.根据权利要求14所述的存储器装置，其中在留下该第一单晶半导体材料层之后， 该第二单晶半导体本体为该第一单晶半导体本体的剩余部分。
全文摘要
本发明公开了一种三维堆栈式存储器结构的制造方法，包括结合一第一单晶半导体本体至一第一绝缘材料层的一表面，且于平行于该第一绝缘材料层的该表面的平面上，分离该第一单晶半导体本体，留下一第一单晶半导体材料层结合于该第一绝缘材料层上；形成一第二绝缘材料层于该第一单晶半导体材料层上；结合一第二单晶半导体本体至该第二绝缘材料层的一表面，且于平行于该第二绝缘材料层的该表面的平面上，分离该第二单晶半导体本体，留下一第二单晶半导体材料层结合于该第二绝缘材料层上；以及处理该第一与该第二单晶半导体材料层，用以形成一三维存储器阵列。此单晶半导体的多层结构适用于高性能存储器单元的多阶层实施。
文档编号H01L27/115GK102610576SQ201110411488
公开日2012年7月25日 申请日期2011年12月7日 优先权日2011年1月19日
发明者吕函庭 申请人:旺宏电子股份有限公司