专利名称：多芯片封装结构及电感芯片的制作方法
技术领域：
本实用新型是关于一种芯片封装结构，特别是关于一种具有电感芯片的多芯片封装结构。
背景技术：
当市面上的电子产品，越来越被要求轻薄短小时，其内部的电路，相对地，也必须朝向相同的目标设计。因此为了达到缩小体积与重量的目的，就电路的设计而言，即融入了整合的概念，如此只要使用一个封装结构，就可以达到许多的功能，亦可减少封装的费用与时间。因此，多芯片封装结构，已是许多厂商设计开发的方向。但是目前市面上，发展的多芯片封装，主要是以堆叠的方式，朝垂直的方向将多芯片整合于单一个封装体内。如此一来，除了会增加封装结构的厚度，且此堆叠结构必须另外设计每层芯片间电性连接的方式，更增加了芯片整合的复杂度。在众多电子组件中，电感常被应用于功率转换电路。电感具有能量转换的特性，常常需要与开关电路连结作为其电路上的应用。如图1所示的升压电路(boost circuit)，二极管组件D串连于电感L与开关组件M的连接点与电容C之间。一开始，开关组件M导通 (ON)时，电感L处于充电的状态(储存能量)。随后，当开关组件M关断(OFF)时，因为电感L具有电流续流的特性，电流仍维持于原来的流向，此时，电感L处于放电的状态，将其所储存的能量转换到电容C上，达到升压的功能。因此，为了增加芯片整合的价值，寻找一种实用的电感芯片，并利用一种能简化整合芯片制程的封装方式，将电感芯片整合于开关组件的封装内，为目前芯片整合的重要课题。
实用新型内容为解决上述的问题，本实用新型的主要目的是提供一种多芯片封装结构及电感芯片，并将电感芯片结合于开关电路的封装内，且发展出一种薄型的封装结构，增加多芯片封装结构的实用性与功能性。为达成上述目的，本实用新型提供一种多芯片封装结构。此多芯片封装结构包括 一载板，一第一芯片，一第二芯片与一第一导线。其中，第一芯片位于载板的一面，且具有一上表面，此上表面具有一第一电性连接点。第二芯片，位于与第一芯片相同的载板面上，且具有一第一电感图案层。第一电感图案层具有至少三个第二电性连接点，用以在第一电感图案层上，定义出至少二个不同的电感值。在本实用新型的一实施例中，前述第一电感图案层是一螺旋状图案层。此螺旋状图案层具有至少二个螺旋圈，每一螺旋圈具有至少四个转角。至少一个第二电性连接点是位于螺旋圈的转角。在本实用新型的一实施例中，前述螺旋状图案层具有至少一个第二电性连接点位于螺旋圈的两个转角之间。在本实用新型的一实施例中，前述第一电感图案层是一螺旋状图案层，该螺旋状
4图案层具有至少二个螺旋圈，每一该螺旋圈具有至少四个转角，且至少一个该第二电性连接点位于该螺旋圈的两个转角之间。在本实用新型的一实施例中，前述螺旋状图案层具有至少二个该第二电性连接点位于不同的该螺旋圈，且呈现交错排列。在本实用新型的一实施例中，前述第二芯片还包括一第一导线结构与一第一导电垫(conductive pad)。第一导线结构位于第一电感图案层下方。第一导电垫(conductive pad)位于第二芯片的上表面边缘。第二电性连接点是透过第一导线结构电性连接第一导电垫。在本实用新型的一实施例中，前述第二芯片还包括一第二电感图案层，位于第一电感图案层的下方，第二电感图案层与第一电感图案层具有相同的旋转方向，且第二电感图案层是透过一第二导电结构电性连接该第一电感图案层。在本实用新型的一实施例中，前述第二电感图案层还包括一第三电性连接点，第三电性连接点是裸露于外。在本实用新型的一实施例中，至少一个前述第二电性连接点电性连接一封装引脚。在本实用新型的一实施例中，前述芯片为一金属氧化物半导体场效晶体管 (MOSFET)。在本实用新型的一实施例中，前述第二芯片还包括一隔离层，位于第一电感图案
层之上。在本实用新型的一实施例中，多芯片封装结构还包含一封装体，将载板、第一芯片、第二芯片及第一导线封装于内并裸露载板中第一芯片所在面的相反面的部分表面。依据前述，本实用新型亦提供一种电感芯片。此芯片包括一基板与一第一电感图案层。此第一电感图案层是位于基板上，且具有至少三个第二电性连接点，用以在该第一电感图案层上，定义出至少二个不同的电感值。在本实用新型的另一实施例中，前述第一电感图案层为一螺旋状图案层，该螺旋状图案层具有至少二个螺旋圈，每一该螺旋圈具有至少四个转角，且至少一个该第二电性连接点，是位于该螺旋圈的转角。在本实用新型的另一实施例中，前述螺旋状图案层具有至少二个该第二电性连接点位于不同的该螺旋圈，且对应于一第二芯片的不同角落。在本实用新型的另一实施例中，前述第一电感图案层为一螺旋状图案层，该螺旋状图案层具有至少二个螺旋圈，每一该螺旋圈具有至少四个转角，且至少一个该第二电性连接点位于该螺旋圈的两个转角之间。在本实用新型的另一实施例中，前述螺旋状图案层具有至少二个该第二电性连接点位于不同的该螺旋圈，且呈现交错排列。在本实用新型的另一实施例中，前述的电感芯片还包括一第一导线结构，位于该第一电感图案层下方；以及一第一导电垫，位于一第二芯片的上表面边缘，至少一个该第二电性连接点是透过该第一导线结构电性连接该第一导电垫。在本实用新型的另一实施例中，前述的电感芯片还包括一第二电感图案层，位于该第一电感图案层的下方，该第二电感图案层与该第一电感图案层具有相同的旋转方向，且该第二电感图案层是透过一第二导电结构电性连接该第一电感图案层。在本实用新型的另一实施例中，前述第二电感图案层还包括一第三电性连接点， 该第三电性连接点是裸露于外。在本实用新型的另一实施例中，前述的电感芯片还包括一隔离层位于该第一电感图案层之上。根据本实用新型的电感芯片，在不增加其体积的前提下，可获得多组的电感值，以因应设计者实际的需要。电感芯片的电感值可依据设计者的需求增加，更增加电感芯片使用上的弹性。同时，亦可克服集成化电感芯片电感值过低的缺点。且本实用新型将电感芯片结合于开关电路的封装内，发展出一种薄型的封装结构，增加多芯片封装结构的实用性与功能性。关于本实用新型的优点与精神可以通过以下的发明详述及所附附图得到进一步的了解。
图1是一典型升压电路(boost circuit)的电路图；图2显示本实用新型一种电感芯片的一较佳实施例；图3A显示本实用新型一种电感芯片的另一较佳实施例；图;3B显示图3A的电感芯片，沿着虚线AA’的剖面图；图4A至4C显示本实用新型一种多层电感芯片的一较佳实施例；图5显示本实用新型一种多芯片封装结构的一较佳实施例。主要组件符号说明电感 L二极管组件D电容 C开关组件M电感芯片200基板210第一电感图案层220第二电性连接点221，222，223，421，521，522第一导线结构330第一导电结构340通道350第一导电垫(conductive pad) 360,370隔离层380第二电感图案层420第三电性连接点423第二导电结构440开口 450多芯片封装结构500[0054]第一芯片501第一电性连接点5011载板502载板面5021第一导线503，504封装引脚506，505封装体50具体实施方式
图2显示本实用新型一种电感芯片的一较佳实施例。此电感芯片200包含基板 210与第一电感图案层220。第一电感图案层220位在基板210上，且具有至少三个第二电性连接点221，222，223。此第一电感图案层220以螺旋状的图案层为例，但本实用新型并不限用于螺旋状图案层。其次，本实施例是以一四边形螺旋状图案层为例进行说明，但本实用新型并不限于此。此第一电感图案层亦可以采圆形、三角形、五边形、六边形等不同形状设计。此外，本实施例的第一电感图案层220上的二个第二电性连接点221，223分别位于其端点，在端点之间并分布至少一个第二电性连接点222。使用者可以在这些电性连接点 221,222,223中，任选其中两个第二电性连接点，当作电流输入点与输出点。依据此电流输入点与输出点间的螺旋状图案层的圈数，即可决定其电感值的大小。举例来说，若设置三个第二电性连接点221，222，223，即可定义出三个不同的螺旋圈数(第二电性连接点223与221，第二电性连接点221与222，第二电性连接点223与 222)，以提供三个不同的电感值。依此，若增加设置于第一电感图案层220上的第二电性连接点221，222，223的数量，即可定义出更多组不同的电感值。因此，根据本实用新型的电感芯片200，在不增加其体积的前提下，可获得多组的电感值，以因应设计者实际的需要。其次，本实施例的第二电性连接点221，223是分别位于第一电感图案层220的两端点。但，本实用新型并不限于此。形成于第一电感图案层220上的各个第二电性连接点 221，222，223未必需位于第一电感图案层220的端点。不过，将二个第二电性连接点221， 223设置于第一电感图案层220的端点，即可提供此第一电感图案层220所具有的最大的电感值。因为目前市面上的芯片，多为四边型，为了达到较佳的空间利用，本实施例的第一电感图案层220是一四边型的螺旋状图案层，此螺旋状图案层的两个端点分别位于芯片的中央处以及角落处。本实施例在最内侧的第二电性连接点221与最外侧的第二电性连接点 223之间的螺旋走线图案上，设置有三个第二电性连接点222，分别位于不同的螺旋圈。为了让相邻螺旋圈的间距变小，以有效利用电感芯片200的空间，这些第二电性连接点222， 可分别位于不同的螺旋圈转角，亦即对应到电感芯片200的不同角落如图2所示。其次，第二电性连接点222的位置，亦可位于螺旋圈的两个转角之间。如图4B所示，此实施例是将第二电性连接点222沿着芯片的水平方向排列，以方便导线连接步骤的进行。又，为了有效利用芯片的表面空间，缩小相邻螺旋圈的间距，这些第二电性连接点 222，是以交错方式沿着芯片的水平方向排列。图3A显示本实用新型一种电感芯片的另一较佳实施例。图;3B显示图3A的电感芯片200，沿着虚线AA’的剖面图。如图中所示，此电感芯片具有一上层导电图案与一下层导电图案。上层导电图案包括第一电感图案层220与多个第一导电垫(conductive pad) 360, 370。这些第一导电垫360,370是位于电感芯片200的上表面边缘。下层导电图案包括至少一个第一导线结构330。上层导电图案与下层导电图案之间是夹合有一绝缘层，而于上层导电图案上则可形成一隔离层380(例如保护层，Passivation layer)，以隔离电磁场， 避免电感芯片与其它组件之间的电磁感应作用的影响。位于第一电感图案层220的第二电性连接点222是透过一贯穿绝缘层的第一导电结构340电性连接至第一导线结构330的一端。此第一导线结构330的另一端是透过另一个第一导电结构340电性连接至相对应的第一导电垫370。同理，位于第一电感图案层220最内侧的第二电性连接点221亦可利用第一导电结构340与第一导线结构330，电性连接到第一导电垫360。位于电感芯片200上表面边缘的第一导电垫360，370，可用来当成电感芯片200的电流输入点与输出点，以方便此电感芯片200后续的打线与测试制程。本实施例第一导电垫360，370的位置是位于电感芯片200 相对的两侧，以利于后续封装打线时，与芯片和封装引脚的连接，亦避免其金属线会互相接触干扰。但其相对位置亦可根据设计者于电感芯片上的空间利用、电感值设计与后续制程的需求而改变。举例来说，这些导电垫可设置于电感芯片200的四周，而不限于其相对侧。图4A至4C显示本实用新型多层电感芯片的一较佳实施例。此电感芯片具有多个电感图案层，堆叠于基板上，可用来增加电感芯片200的电感值。本实施例是以二层电感图案层为例进行说明。图4A显示位于下层的第二电感图案层420，图4B显示位于上层的第一电感图案层220。图4C是图4B的电感芯片200，沿着虚线BB’的剖面图。如图中所示，第二电感图案层420具有一第二电性连接点421与一第三电性连接点423。第二电性连接点421是用以连接第一电感图案层220。在本实施例中，第二电性连接点421是位于第二电感图案层420的最内侧，第三电性连接点423则是位于第二电感图案层420的最外侧。不过，本实用新型并不限于此。第二电感图案层420亦可以透过设置于其它位置的电性连接点与第一电感图案层220相连接。第一电感图案层220具有多个第二电性连接点221，222。第一电感图案层220与第二电感图案层420之间是夹合有一绝缘层。第一电感图案层220是透过一对准其中央端点的第二导电结构440电性连接至第二电感图案层420的第二电性连接点421。此外，位于芯片边缘处的第三电性连接点423是裸露于外，供导线连接之用。如此一来，选择不同的第二电性连接点222与第三电性连接点423，作为电感芯片200的电流输入点与输出点，即可调整电感芯片200的电感值。本实施例中，第一电感图案层220，是由外侧的第二电性连接点222往逆时针方向，向内旋绕至内侧的第二电性连接点221的螺旋状图案层。第二电感图案层420，是由内侧的第二电性连接点421往逆时针方向，向外旋绕至外侧的第三电性连接点423的螺旋状图案层。因为第一电感图案层220与第二电感图案层420的旋转方向相同(逆时针方向)， 当电感电流流入第一电感图案层220上的第二电性连接点221，经过第二导电结构440，流到第二电感图案层420，最后由第三电性连接点423流出时，其电流方向于第一电感图案层 220与第二电感图案层420上亦相同，此时，电感芯片200的电感值，相当于此两层结构的电感值相加。[0072]本实施例亦可以使用三层以上的电感图案层，并通过每一层的电性连接点相连， 以达到提升电感值的目的。如此一来，电感芯片的电感值，即可依据设计者的需求增加，更增加电感芯片使用上的弹性。同时，亦可克服集成化电感芯片电感值过低的缺点。根据上述的电感芯片，本实用新型亦提供一种多芯片封装结构的一较佳实施例， 如图5显示。此多芯片封装结构500包括一载板502、至少一个与载板502相分离的封装引脚505、一第一芯片501、一电感芯片200以及一封装体507。如图中所示，此载板502亦具有一封装引脚506向外延伸。第一芯片501是位于载板502的上表面。此第一芯片501 的上表面并具有一第一电性连接点5011。封装体507将第一芯片501、电感芯片200、载板 502及封装引脚506、封装引脚505的部分封装于内，以达到保护这些组件的功能。第一芯片501可为开关组件芯片或控制电路芯片，因为开关组件常与电感组件搭配使用，在此以开关组件为例，但不因此而限制其使用范围。第二芯片即为上述的电感芯片200，具有至少三个第二电性连接点供选择。图5显示其中两个被选定的第二电性连接点521，522。如图中所示，电感芯片200与第一芯片501是位于载板502的同一侧，且第二电性连接点521是透过一第一导线503电性连接至第一芯片501的第一电性连接点5011。 电感芯片200所具有的另一第二电性连接点522，则利用另一第一导线504电性连接至另一封装引脚505。其次，载板502通常是由导电材料所构成。若是第一芯片501背面形成有电性连接点，亦连接至载板502，以接收或输出信号。其次，连接至载板502的封装引脚506亦可充作一接地引脚，以提供一参考电位。而封装体507可裸露载板502未有芯片的另一侧的部分表面于外，作为一散热片，以提升多芯片封装结构500的散热能力。视此封装结构的引脚的设定，第一芯片501与电感芯片200于载板502上的固定位置与连接方式，亦可以互换。电感芯片200应用于升压电路(boost circuit)时，请同时参照图1，电感芯片200的第二电性连接点521，即透过第一导线503电性连接开关组件芯片(即第一芯片501)，第二电性连接点522则是透过另一个第一导线504与封装引脚505 电性连接至电源输入端Vin。此外，视电感芯片200的应用需求，此多芯片封装结构500亦用以将三个以上的芯片封装于单一个封装结构内，并且可以选择电感芯片200上的第二电性连接点522电性连接至另一芯片(未图标)。依此，本实用新型的电感芯片200所选定向外连接的二个第二电性连接点521，522，可选择其一直接电性连接至封装引脚505、亦可将二个第二电性连接点 521，522均电性连接至别的芯片上的电性连接点，端视应用电路的不同。但以上所述者，仅为本实用新型的较佳实施例而已，当不能以此限定本实用新型实施的范围，即大凡依本实用新型申请专利范围及实用新型说明内容所作的简单的等效变化与修饰，皆仍属本实用新型专利涵盖的范围内。另外本实用新型的任一实施例或申请专利范围不须达成本实用新型所揭露的全部目的或优点或特点。此外，摘要部分和标题仅是用来辅助专利文件搜寻之用，并非用来限制本实用新型的权利范围。
权利要求1.一种多芯片封装结构，其特征在于，包括一载板；一第一芯片，位于该载板的一面，且具有一上表面，该上表面具有一第一电性连接点；一第二芯片，位于该载板的该面，且具有一第一电感图案层，该第一电感图案层具有至少三个第二电性连接点，用以在该第一电感图案层上，定义出至少二个不同的电感值；以及一第一导线，用以电性连接该第一电性连接点与其中一个该第二电性接点。
2.根据权利要求1所述的多芯片封装结构，其特征在于，该第一电感图案层是一螺旋状图案层，该螺旋状图案层具有至少二个螺旋圈，每一该螺旋圈具有至少四个转角，且至少一个该第二电性连接点，是位于该螺旋圈的转角。
3.根据权利要求2所述的多芯片封装结构，其特征在于，至少二个该第二电性连接点， 是位于不同的该螺旋圈，且对应于该第二芯片的不同角落。
4.根据权利要求1所述的多芯片封装结构，其特征在于，该第一电感图案层是一螺旋状图案层，该螺旋状图案层具有至少二个螺旋圈，每一该螺旋圈具有至少四个转角，且至少一个该第二电性连接点位于该螺旋圈的两个转角之间。
5.根据权利要求4所述的多芯片封装结构，其特征在于，至少二个该第二电性连接点， 是位于不同的该螺旋圈，且呈现交错排列。
6.根据权利要求1所述的多芯片封装结构，其特征在于，该第二芯片还包括一第一导线结构，位于该第一电感图案层下方；以及一第一导电垫，位于该第二芯片的上表面边缘，至少一个该第二电性连接点是透过该第一导线结构电性连接该第一导电垫。
7.根据权利要求1所述的多芯片封装结构，其特征在于，该第二芯片还包括一第二电感图案层，位于该第一电感图案层的下方，该第二电感图案层与该第一电感图案层具有相同的旋转方向，且该第二电感图案层是透过一第二导电结构电性连接该第一电感图案层。
8.根据权利要求7所述的多芯片封装结构，其特征在于，该第二电感图案层还包括一第三电性连接点，该第三电性连接点是裸露于外。
9.根据权利要求1所述的多芯片封装结构，其特征在于，至少一个该第二电性连接点电性连接一封装引脚。
10.根据权利要求1所述的多芯片封装结构，其特征在于，该芯片为一金属氧化物半导体场效晶体管。
11.根据权利要求1所述的多芯片封装结构，其特征在于，该第二芯片还包括一隔离层，位于该第一电感图案层之上。
12.根据权利要求1所述的多芯片封装结构，其特征在于，还包含一封装体，将该载板、 该第一芯片、该第二芯片及该第一导线封装于内并裸露该载板中该第一芯片所在的该面的相反面的部分表面。
13.根据权利要求1所述的多芯片封装结构，其特征在于，还包括一第三芯片；以及一第二导线，将该第三芯片电性连接该第二芯片的其中一个第二电性连接点。
14.一种电感芯片，其特征在于，包括一基板；以及一第一电感图案层，位于该基板上，且具有至少三个第二电性连接点以在该第一电感图案层上定义出至少二个不同的电感值。
15.根据权利要求14所述的电感芯片，其特征在于，该第一电感图案层为一螺旋状图案层，该螺旋状图案层具有至少二个螺旋圈，每一该螺旋圈具有至少四个转角，且至少一个该第二电性连接点，是位于该螺旋圈的转角。
16.根据权利要求15所述的电感芯片，其特征在于，至少二个该第二电性连接点，是位于不同的该螺旋圈，且对应于一第二芯片的不同角落。
17.根据权利要求14所述的电感芯片，其特征在于，该第一电感图案层为一螺旋状图案层，该螺旋状图案层具有至少二个螺旋圈，每一该螺旋圈具有至少四个转角，且至少一个该第二电性连接点位于该螺旋圈的两个转角之间。
18.根据权利要求17所述的电感芯片，其特征在于，至少二个该第二电性连接点，是位于不同的该螺旋圈，且呈现交错排列。
19.根据权利要求14所述的电感芯片，其特征在于，还包括一第一导线结构，位于该第一电感图案层下方；以及一第一导电垫，位于一第二芯片的上表面边缘，至少一个该第二电性连接点是透过该第一导线结构电性连接该第一导电垫。
20.根据权利要求14所述的电感芯片，其特征在于，还包括一第二电感图案层，位于该第一电感图案层的下方，该第二电感图案层与该第一电感图案层具有相同的旋转方向，且该第二电感图案层是透过一第二导电结构电性连接该第一电感图案层。
21.根据权利要求20所述的电感芯片，其特征在于，该第二电感图案层还包括一第三电性连接点，该第三电性连接点是裸露于外。
22.根据权利要求14所述的电感芯片，其特征在于，还包括一隔离层位于该第一电感图案层之上。
专利摘要本实用新型提供了一种多芯片封装结构及电感芯片。此多芯片封装结构包括一载板，一第一芯片，一第二芯片与一第一导线。其中，第一芯片位于载板的一面，且具有一上表面，此上表面具有一第一电性连接点。第二芯片，位于与第一芯片相同的载板面上，且具有一第一电感图案层。第一电感图案层具有至少三个第二电性连接点，用以在第一电感图案层上，定义出至少二个不同的电感值。
文档编号H01L23/522GK202205737SQ20112036632
公开日2012年4月25日 申请日期2011年9月21日 优先权日2011年9月21日
发明者蒙上欣 申请人:登丰微电子股份有限公司