专利名称：基于晶闸管的存储器单元、包含其的装置及系统以及用于形成其的方法
技术领域：
本发明的实施例涉及基于晶闸管的存储器单元、包含一个或一个以上晶闸管的半导体装置及用于形成此些存储器单元及半导体装置的方法。
背景技术：
传统上，集成电路(IC)存储器装置包含静态随机存取存储器(SRAM)。常规SRAM是基于与以低电压电平操作且以相对高速度运行的常规存储器元件(例如互补金属氧化物半导体(CMOS)装置)兼容的四晶体管存储器单元(4T SRAM单元)或六晶体管存储器单元(6T SRAM单元)。然而，常规SRAM耗用大的单元面积，此限制SRAM的高密度设计。在尝试减小IC存储器装置的面积时，已制作包含四个交替n型及p型硅材料层的高密度低电压SRAM单元，其通常称作“薄电容性耦合晶闸管(TCCT) ”。如本文中所使用，术语“晶闸管”意指且包含双稳态三端子装置，所述双稳态三端子装置包含四层结构，所述四层结构包含布置成p-n-p-n配置的p型阳极区、n型基极、p型基极及n型阴极区。所述晶闸管可包含两个主要端子、一阳极及一阴极以及可附接到最接近阴极的P型材料的控制端子(通常称作“栅极”)。与常规SRAM单元相比，基于晶闸管的随机存取存储器(T-RAM)单元表现出较快切换速度及较低操作电压。可通过偏置栅极来接通存储器装置中的晶闸管使得p-n-p-n沟道传导电流。一旦所述装置接通(通常称作“锁存”)，所述晶闸管便不需要偏置所述栅极以维持在阴极与阳极之间传导的电流。而是，其将继续传导直到在所述阳极与阴极之间不再维持最小的保持电流为止或直到所述阳极与阴极之间的电压反转为止。因此，晶闸管可用作能够在“接通”状态与“关断”状态之间切换的开关或二极管。参考图I，常规T-RAM单元10包含具有垂直环绕栅极14作为双稳态元件的垂直晶闸管12及形成于硅衬底11上的存取晶体管16。晶闸管12包含阳极区18、n基极区20、p基极区22及阴极区24。通过两个字线存取T-RAM单元10 :用以控制存取晶体管16的存取栅极的第一字线26及在写入操作期间用作第二字线且用以控制垂直晶闸管12的切换的栅极14。垂直晶闸管12连接到参考电压28。栅极14可改进垂直晶闸管12的切换速度。位线30将T-RAM单元10连接到读出放大器(未展示)以用于从T-RAM单元10读取数据及将数据写入到T-RAM单元10。T-RAM单元10展现在IOpA的范围内的极低备用电流。然而，存在与T-RAM单元10相关联的数个缺点，包含对可缩放性、控制及集成的限制。举例来说，T-RAM单元10受限于难以控制每一晶闸管12的尺寸以及难以复制阵列中的
每一晶闸管12的尺寸。由于难以按比例缩放垂直晶闸管12及栅极14，因此难以将T-RAM单元10按比例缩放到小于8F2的面积，其中F是最小特征大小。此外，形成晶闸管12的经掺杂区受可能在晶闸管12中导致不期望的掺杂剂浓度或分布的植入工艺妨碍。另外，必须与任何其它装置(例如逻辑装置)分开地制作T-RAM单元10，这需要额外的制作动作。最后，T-RAM单元10借助字线26及栅极14的连接可导致串联(即，单元到单元)电阻及装置故障。因此，在此项技术中需要基于晶闸管的存储器单元以用于形成具有经改进的可缩放性、密度及集成能力的装置以及用于形成所述装置的方法
发明内容
图I图解说明根据现有技术的T-RAM单元的横截面图；图2A图解说明根据本发明的实施例的半导体装置的一部分的透视图；图2B图解说明表示图2A中所图解说明的半导体装置的部分的电路图；图3A图解说明根据本发明的实施例的另一半导体装置的一部分的透视图；图3B图解说明表不图3A中所图解说明的另一半导体装置的部分的电路图；图4图解说明图2A及2B中所图解说明的根据本发明的实施例的半导体装置的一部分的俯视平面图；图5到14图解说明根据本发明的实施例在各个制作阶段期间半导体结构的一部分的透视图及横截面图；且图15图解说明本文中所描述的根据本发明的一个或一个以上实施例实施的系统的简化框图。
具体实施例方式本发明揭示存储器单元、包含此些存储器单元的半导体装置及用于形成此些存储器单元及装置的方法。此些存储器单元包含(例如)至少一个晶闸管及与所述晶闸管相关联的控制栅极，所述至少一个晶闸管包含安置于导电带条上的垂直叠加的交替经掺杂区。如本文中所使用，术语“垂直叠加”意指且包含以使得其周界或外表面大体重合的方式彼此上下安置或设置的(若干种)材料。所述导电带条可提供用于所述晶闸管的电连接。所述存储器单元可具有4F2的单元大小(其中F为最小特征大小)以提供具有经改进的可缩放性、减小的面积及增加的存储器单元密度的半导体装置。根据本发明的各种实施例形成的存储器单元及装置可与一个或一个以上逻辑装置(例如CMOS装置)集成，且可用于例如中央处理单元(CPU)、系统单芯片(SOC)、传感器、成像器、微机电系统(MEMS)及纳米机电系统(NEMS)的系统中。提供形成此些存储器单元及装置的方法。所述方法可包含实现经掺杂区的经控制形成及存储器单元与装置的经简化集成的材料转移工艺。以下描述提供特定细节(例如材料类型及处理条件)，以便提供对本发明的实施例及其实施方案的透彻描述。然而，所属领域的技术人员将理解，可在不采用这些特定细节的情况下且结合常规制作技术来实践本发明的实施例。另外，本文中所提供的描述不形成用于制造半导体装置或系统的完整工艺流程。本文中仅详细地描述理解本发明的实施例所必需的那些工艺动作及结构。可通过常规技术来执行用以根据本发明的实施例形成包含存储器装置的完整系统或集成电路装置的额外动作。 可通过任一适合技术形成本文中所描述的材料，包含但不限于旋涂、毯覆式涂覆、化学气相沉积(“CVD”)、等离子增强型化学气相沉积(“PECVD”)、原子层沉积(“ALD”)、等离子增强型ALD或物理气相沉积(“PVD”)。或者，可原位生长材料。所属领域的技术人员可选择适合于沉积或生长特定材料的技术。尽管本文中所描述及图解说明的材料可形成为层，但所述材料并不限于此且可以其它三维配置形成。如本文中所使用，术语“水平”及“垂直”界定元件或结构相对于晶片或衬底的主平面或表面的相对位置(不管所述晶片或衬底的定向如何)，且为相对于正描述的结构的定向所解释的正交维度，如正参考的图式中所图解说明。如本文中所使用，术语“垂直”意指且包含大致垂直于所图解说明的衬底或晶片的主表面的维度，且术语“水平”意指大致平行于所图解说明的衬底或晶片的主表面且在所述图式的左侧与右侧之间延伸的维度。如本文中所使用，例如“在…上”、“在…上方”、“在…上面”及“在…下方”的介词为对应于相对于正描述的结构的垂直方向的相对术语。在以下详细描述中，参考附图，所述附图形成本文的一部分且在所述附图中以图解说明方式展示其中可实践本发明的特定实施例。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。然而，可利用其它实施例且可做出结构、逻辑及电改变，此并不背离本发明的范围。本文中所呈现的图解说明并非意在作为任一特定系统、逻辑装置、半导体装置或存储器单元的实际视图，而仅仅是用以描述本发明的实施例的理想化表示。本文中所呈现的图式未必按比例绘制。另外，图式之间共用的元件可保持相同数字标记。图2A是包含多个存储器单元102的半导体装置100的图解说明，每一存储器单元包含晶闸管104及相关联控制栅极106。半导体装置100的多个存储器单元102可安置于上覆于电绝缘材料150上的导电带条108上,所述电绝缘材料也可表征为电介质材料。为简单起见，下文中将电绝缘材料150称作绝缘材料150。晶闸管104中的每一者可具有立柱或柱的一般形状且可包含半导体材料，例如结晶硅材料、锗化硅(SihGex)材料、砷化镓(GaAs)材料或氮化镓(GaN)材料。晶闸管104可各自包含多个垂直叠加的经交替掺杂区，例如阴极区116、p基极区114、n基极区112及阳极区110。如本文中所使用，术语“经交替掺杂区”及“经交替掺杂半导体区”意指且包含一个接一个相继安置的经相反掺杂的半导体材料的部分。阳极区110可包含经高度掺杂P型硅材料(S卩，P+材料)。n基极区112可包括n型硅材料。p基极区114可包含p型硅材料。阴极区116可包含经高度掺杂半导体材料(即，n+材料)，例如经高度掺杂锗化硅材料、经高度掺杂砷化镓材料或经高度掺杂氮化镓材料。如本文中所使用，本文中所使用的术语“经高度掺杂”意指且包含具有比未经高度掺杂的那些材料高的掺杂剂浓度的材料。因此，与P基极区114及n基极区112相比，阳极区110及阴极区116可分别具有增加的掺杂剂浓度。与常规的水平对准的晶闸管相比，晶闸管104具有大致减小的面积。因此，与常规T-RAM单元相比，半导体装置100的占用面积可大致减小。作为非限定性实例，存储器单元102可布置成包含在第一方向X上延伸的多个行及在第二方向Y上延伸的多个列的阵列。图2A中所展示的半导体装置100包含三(3)个行及四(4)个列的晶闸管104。然而，实际上且如所配置，半导体装置100可包含任一数目个行及列。另外，在第一方向X上对准的晶闸管104的行可大致垂直于在第二方向Y上对准的晶闸管104的列。半导体装置100可安置于上覆于晶片(未展示)上的绝缘材料150上，所述晶片可包含常规逻辑装置，如将详细描述。
控制栅极106 (即，存取线)可各自包含导电材料且可各自安置于晶闸管104的至少一个侧壁上方。栅极电介质124可安置于控制栅极106与相关联晶闸管104中的每一者之间。举例来说，存储器单元102中的每一者可包含安置于晶闸管104的单个侧壁上的栅极电介质124上的控制栅极106或可包含安置于晶闸管104的相对侧壁上的控制栅极106。作为非限定性实例，控制栅极106可在第二方向Y上延伸且可安置于对准成在第二方向Y上延伸的列的晶闸管104的侧壁中的至少一者上方。如果存在，那么控制栅极106或栅极电介质124可直接接触晶闸管104的p基极区114而不接触与p基极区114侧接的n基极区112或阴极区116。控制栅极106中的每一者可以可操作方式连接到电压源(未展示)以偏置半导体装置100的晶闸管104。导电带条108中的每一者可包含非晶硅128及导电材料130且可安置于绝缘材料150与多个晶闸管104之间。导电带条108可用作到半导体装置100的晶闸管104中的一者或一者以上的阴极区116的电互连件。如图2A中所展示，在一些实施例中，导电带条108可各自在方向X上延伸，从而下伏于所述行中的至少一者下。所述行中的晶闸管104中的每一者的阴极区116可与导电带条108中的下伏一者电耦合。因此，导电带条108可与控制栅极106大致垂直地对准。导电带条108中的每一者可包含互连区132，所述互连区可保持被暴露以使半导体装置100能够与另一装置(未展示)(例如下伏常规逻辑装置)电耦合。导电带条108的垂直表面可与所述行中的一者中的晶闸管104的侧壁对准。导电线134可安置于半导体装置100的多个存储器单元102上方。举例来说，导电线134中的每一者可安置于布置成所述行中的一者的存储器单元102中的每一者的阳极区110上方且与所述阳极区接触，且因此可用作到阳极区110中的每一者的电互连件。导电线134中的每一者可(例如)安置于控制栅极106中的一者上面且大致垂直于所述一者。在半导体装置100的操作期间，可使用电压源偏置控制栅极106使得形成耗尽基极区，从而提供从晶闸管104中的每一者的阴极区116到阳极区110的电流流动。导电线134可各自用作数据/读出线(S卩，位线)且在半导体装置100的操作期间可形成电耦合半导体装置100的存储器单元102的正向偏置。导电带条108可用作到存储器单元102中的每一者的阴极区116的电触点。图2B是图2A中所展示的半导体装置100的一部分的电气图。存储器单元102安置成多个行118及列120且各自包含晶闸管104及控制栅极106。控制栅极106中的每一者电耦合到行118中的一者中的晶闸管104且导电带条108及导电线134中的每一者电耦合到列120中的一者中的晶闸管104。图3A是除了晶闸管104的垂直叠加的经掺杂区的排序以外具有与图2A中所展示的半导体装置100大致相同的配置的半导体装置200的图解说明。举例来说，可相对于图2A中所展示的那些晶闸管反转晶闸管104中的每一者使得阳极区110安置于导电带条108中的一者上，n基极区112安置于阳极区110上方，p基极区114安置于n基极区112与阴极区116之间。存储器单元102可布置成包含在第一方向X上延伸的多个行及在第二方向Y上延伸的多个列的阵列，如关于图2A所描述。半导体装置200的控制栅极106可沿着晶闸管104的p基极区114安置。
控制栅极106中的每一者可以可操作方式连接到电压源(未展示)以偏置半导体装置200的存储器单元102。在半导体装置200的操作期间，可将电压施加到可用作阴极的导电线134，而导电带条108可各自用作数据/读出线(即，位线)且可形成电耦合半导体装置200的存储器单元102的正向偏置。图3B是图3A中所展示的半导体装置200的一部分的电气图。存储器单元102安置成多个行118及列120且各自包含晶闸管104及控制栅极106。控制栅极106中的每一者电耦合到行118中的一者中的晶闸管104且导电带条108及导电线134中的每一者电耦合到列120中的一者中的晶闸管104。图4是图2A到3B中所展示的半导体装置100及200的一部分的片断俯视图。控制栅极106沿行横向延伸且导电线134沿列在所述控制栅极上方垂直延伸。在图2A及2B中所展示的半导体装置100中，导电线134上覆于包括p型结晶硅材料的经掺杂区(未展示)上。在图3A及3B中所展示的半导体装置200中，导电线134上覆于包括n型结晶硅材料的经掺杂区(未展示)上。存储器单元102中的每一者具有4F2的单元大小。通过在半导体装置100的操作期间将导电带条108提供为阴极或位线来实现4F2单元大小。参考图5到15，现在将描述形成包含多个存储器单元102的半导体装置100及200的方法，每一存储器单元包含晶闸管104，例如图2A到4中所展示的那些晶闸管，其中相似元件由相似编号标示。可形成包含其上形成有经掺杂材料140、导电材料130及非晶硅128的衬底138的施主晶片136。衬底138可包含制作衬底，例如全部或部分半导体材料(例如，硅、锗化硅、砷化镓、磷化铟等)晶片、全部或部分绝缘体上硅(SOI)型衬底(例如玻璃上硅(SOG)、陶瓷上硅(SOC)或蓝宝石上硅(SOS)衬底)或任一其它已知的适合制作衬底。如本文中所使用，术语“晶片”包含常规晶片以及其它块体半导体衬底。在一个实施例中，衬底138可包含结晶硅材料。衬底138可为经掺杂或未经掺杂的。在一个实施例中，可用P型杂质掺杂衬底138以形成可用以形成图2A中所展示的半导体装置100的p型硅材料。在另一实施例中，可用n型杂质掺杂衬底138以形成可用以形成图3A中所展示的半导体装置200的n型硅材料。如关于图2A及3A所描述，经掺杂材料140 (图5)可包含可用以形成图2A中所展示的半导体装置100的阴极区116的经高度掺杂n型材料或可用以形成图3A中所展示的半导体装置200的阳极区110的经高度掺杂p型材料，如将进一步详细地描述。可通过对衬底138执行常规离子植入来形成经掺杂材料140。在一个实施例中，可通过将n型杂质(例如砷(As)、磷(P)或锑(Sb))的离子植入到衬底138中而将经掺杂材料140形成为包含经高度掺杂n型硅材料(S卩，n+材料)。包含n+材料的经掺杂材料140可用以形成图2A中所展示的半导体装置100的阴极区116，如将进一步详细地描述。在另一实施例中，可通过将P型杂质(例如硼(B))的离子植入到衬底138中而将经掺杂材料140形成为包含经高度掺杂P型硅材料(即，P+材料)。包含P+材料的经掺杂材料140可用以形成图3A中所展示的半导体装置200的阳极区110，如将进一步详细地描述。可在已于施主晶片136上形成导电材料130及非晶硅128之前或之后形成经掺杂材料140。在另一实施例中，可通过在衬底138上外延生长或沉积经掺杂的锗化硅、经掺杂的砷化镓或经掺杂的氮化镓而形成经掺杂材料140以改进经掺杂材料140中掺杂剂的移动性且提供对其扩散的较佳控制。导电材料130可为低电阻率材料，包含但不限于相变材料、钛、硅化钛、氧化钛、氮化钛、钽、硅化钽、氧化钽、氮化钽、钨、硅化钨、氧化钨、氮化钨、其它金属、金属硅化物、金 属氧化物或金属氮化物材料或其组合(包含多种不同的导电材料)。在一个实施例中，导电材料130可由氮化钛形成，因为氮化钛对许多材料(例如用作衬底138的材料)具有良好粘附性或附着性。氮化钛也具有使其不受高处理温度影响的高熔点(约3000°C)。氮化钛还与其它导电材料进行极佳的欧姆接触。氮化钛也常用于半导体制作中，且因此可容易并入到常规制作工艺中。在一个实施例中，导电材料130为富含钛的氮化钛，例如金属模式氮化钛(MMTiN)。导电材料130还可由多种导电材料形成。在另一实施例中，导电材料130可由金属(例如，钛、钨或铝)形成，其中其上形成氮化钛材料层。导电材料130的厚度可取决于所述材料而优化以提供低欧姆接触。举例来说，如果导电材料130为氮化钛(例如MMTiN)，那么导电材料130可具有从约IOnm到约50nm的厚度。可通过此项技术中已知的沉积技术(例如，原子层沉积(ALD)、化学气相沉积(CVD)或等离子气相沉积(PVD))来形成导电材料130。可通过此项技术中已知的沉积技术(例如，ALD、CVD或PVD)在导电材料130上方形成非晶硅128。在一个实施例中，可通过PVD、后续接着化学机械平面化(CMP)在导电材料130上形成非晶硅128。非晶硅128的厚度可从约IOnm到约80nm。施主晶片136还可包含通过将原子物质植入到衬底138中而形成的转移区146。原子物质可为氢离子、稀有气体(也称作惰性或罕有气体)离子或氟离子。可将原子物质植入到施主晶片136的衬底138中以形成在图5中由虚线表示的经植入分区148。可在于衬底138上形成导电材料130或非晶硅128之前或之后将原子物质植入到衬底138中。可在衬底138中于所要深度处形成经植入分区148，如此项技术中已知，所要深度取决于例如原子物质的植入剂量及能量的参数。可基于图2A及3A中所展示的晶闸管104的所要厚度来控制经植入分区148的深度。经植入分区148可包含微泡或微腔，所述微泡或微腔包含在衬底138内提供弱化区的经植入原子物质。可在高于实现植入的温度但低于导电材料130的熔化温度的温度下对施主晶片136进行热处理以实现施主晶片136中的结晶重排及微泡或微腔的聚结。如下文所描述，可在经植入分区148处裂开施主晶片136以形成图6中所展示的半导体结构172'。如图6中所展示，可将施主晶片136叠加到上覆于受主晶片152上的绝缘材料150上使得施主晶片136的非晶硅128与绝缘材料150接触。为了形成受主晶片152，可使用此项技术中已知的常规沉积技术(例如，ALD、CVD或PVD)在块体衬底154上方形成绝缘材料150。举例来说，块体衬底154可包含硅衬底。可任选地在块体衬底154上形成经至少部分制作的常规逻辑装置(例如互补金属氧化物半导体(CMOS)装置156)且其可通过常规技术形成。举例来说，CMOS装置156可包含安置于块体衬底154中的源极区160与漏极基极区162之间的场效应晶体管(FET) 158阵列。FET 158中的每一者可包含安置于间隔件166之间的栅极电介质163及栅极电极164。可任选地在块体衬底154与FET 158中的每一者的栅极电极164之间形成电介 质材料168。CMOS装置156可进一步包含互连FET158的多个线互连件170。接着，可通过暴露于热将施主晶片136的非晶硅128接合到受主晶片152的绝缘材料150。在将施主晶片136接合到受主晶片152之前，可任选地对非晶硅128的表面及绝缘材料150的表面中的至少一者进行处理以改进其间的接合强度。此些处理技术在此项技术中已知且可包含(例如)化学活化、等离子活化或植入活化。举例来说，可用稀释的氢氧化氨溶液或氟化氢溶液来处理绝缘材料150的表面。也可将非晶娃128的表面暴露于(例如)氩的离子以形成等离子活化表面。活化非晶硅128的表面及绝缘材料150的表面中的至少一者可由于形成于非晶硅128的表面及绝缘材料150的表面上的离子物质(例如，氢)的移动性增加而增加其间的后续接合的动力。仍参考图6，可使施主晶片136的非晶硅128与受主晶片152的绝缘材料150接触并接合以形成半导体结构172'。举例来说，可通过将半导体结构172'加热到小于约600°C的温度(例如从约300°C到约400°C )而将非晶硅128接合到绝缘材料150。如果绝缘材料150由二氧化硅形成，那么可在非晶硅128与绝缘材料150之间形成氧化硅接合。由于导电材料130可由金属或其它热敏材料形成，因此半导体结构172'暴露于的温度可小于导电材料130的熔点。也可在没有热的情况下(例如在环境温度下(从约20°C到约250C ))接合非晶硅128与绝缘材料150。也可对施主晶片136及受主晶片152施加压力以将非晶硅128接合到绝缘材料150。一旦施主晶片136接合到受主晶片152，来自施主晶片136的导电材料130便可形成安置于绝缘材料150与衬底138之间的掩埋式导电材料。接着可从衬底138移除转移区146以形成图7中所展示的半导体结构172。可通过此项技术中已知的技术来移除转移区146，例如通过对经植入分区148 (图6)施加剪切力或通过在经植入分区148处施加热或喷气流。植入于经植入分区148中的氢或其它离子在衬底138中产生易于裂开的弱化区。衬底的剩余部分138'可具有(例如)从约50nm到约30nm(从约500 A到纟j，0UU A )的厚度。在将转移区146与衬底的剩余部分138'分离之后，衬底138'的经露表面176可能不合意地为粗糙的。可使衬底138'的经暴露表面176变平滑以促进根据此项技术中已知的技术所描述的进一步处理(例如，研磨、湿蚀刻及化学机械抛光(CMP)中的一者或一者以上)。可通过SMART-CUT 层转移技术的修改形式来形成半导体结构172。SMART-CUT 层转移技术详细地描述于(例如)颁予布鲁尔(Bruel)的第RE 39，484号美国专利、颁予阿斯巴(Aspar)等人的第6，303，468号美国专利、颁予阿斯巴等人的第6，335，258号美国专利、颁予莫里克(Moriceau)等人的第6，756，286号美国专利、颁予阿斯巴等人的第6，809, 044号美国专利、颁予阿斯巴等人的第6，946，365号美国专利及颁予杜邦(Dupont)的第2006/0099776号美国专利申请公开案。然而，如果维持足够低的工艺温度，那么也可使用适合用于制造具有掩埋式导电材料的半导体结构的其它工艺。在SMART-CUT 层转移技术的常规实施方案中，使用高温退火将施主晶片与受主晶片接合在一起。用以接合施主晶片与受主晶片的温度是从约1000°C到约1300°C。然而，由于在本文中所描述的半导体结构中存在导电材料130，因此本发明的半导体结构将不能够耐受暴露于此些温度而不受到热损坏。因此，如上文所描述，可使用较低温度来接合受主晶片152与施主晶片136。用于形成半导体结构172的示范性方法详细地描述于与本发明在同一日期提出申请且标题为“绝缘体上硅金属结构、形成此些结构的方法及包含此些结构的半导体装置(SILICON-METAL-ON-INSULATOR STRUCTURES, METHODS OF FORMING SUCH STRUCTURES, ANDSEMICONDUCTOR DEVICES INCLUDING SUCH STRUCTURES) ”(代理人档案号 2269-9742US)的第12/XXX，XXX号美国专利申请案中。尽管图6及7图解说明形成半导体结构172的方法的一个实施例，但可利用第12/XXX，XXX号美国专利申请案(代理人档案号2269-9742US)中所描述的方法中的任一者或其它已知方法来形成半导体结构172。参考图8，可移除衬底138'、经掺杂材料140、导电材料130及非晶硅128的部分以形成导电带条108，所述导电带条中的每一者可用作图2A中所展示的半导体装置100中 的阴极互连件或图3A中所展示的半导体装置200中的位线。通过关于图5到7所描述的接合及材料转移工艺形成包含掩埋式导电材料130的半导体结构172使得能够形成导电带条108，使用常规硅晶片或常规绝缘体上硅(SOI)结构不可能实现此结果。为简化起见，已从剩余图省略图6及7中下伏于绝缘材料150下的受主晶片152。可通过在衬底138'上方沉积掩模材料(未展示)并图案化所述掩模材料以形成经由其暴露衬底138'的表面的孔口来形成导电带条108。所述掩模材料可包含(例如)光致抗蚀剂材料、氧化物材料、透明碳或非晶碳。此项技术中已知形成并图案化掩模材料的方法，且因此本文中未详细描述所述方法。可移除衬底138'、经掺杂材料140、导电材料130及非晶硅128的经由掩模材料中的孔口暴露的部分以形成衬底138'、经掺杂材料140、导电材料130及非晶硅128中的每一者的剩余部分之间的狭槽178。接着可移除所述掩模材料的剩余部分。借助非限定性实例，可将狭槽178形成为穿过衬底138'、经掺杂材料140、导电材料130及非晶硅128中的每一者在第一方向X上延伸。可使用(例如)各向异性反应离子(即，等离子)蚀刻工艺来移除衬底138'、经掺杂材料140、导电材料130及非晶硅128的部分以暴露下伏绝缘材料150。举例来说，如果衬底138'及经掺杂材料140各自由经掺杂结晶硅材料形成，那么可执行使用氧气(O2)、四氟化碳(CF4)气体及溴化氢(HBr)气体的反应离子蚀刻(RIE)工艺以选择性地移除经掺杂硅材料的部分(对掩模材料及绝缘材料150具有选择性地移除)。如果导电材料130由氮化钛或硅化钨形成，那么可使用含溴气体与含氟气体的混合物或含氟气体与含氯气体的混合物来对所述掩模材料及绝缘材料150具有选择性地移除氮化钛及非晶硅材料。如图9中所展示，可在半导体结构172上方形成填充材料180。借助非限定性实例，填充材料180可包含例如氧化物材料、氮化物材料或旋涂式玻璃(SOG)材料的电介质材料且可使用化学气相沉积工艺来沉积。在形成填充材料180之后，可使用化学机械抛光(CMP)工艺来移除其部分使得半导体结构172的上表面174为大致平面的。图10展示在已移除衬底138'及经掺杂材料140 (图9)的部分以形成多个柱182且暴露导电带条108的互连区132之后的半导体结构172。在剩余图中，为图解说明简单及清晰起见已省略了填充材料180。所述柱中的每一者包含衬底138"及经掺杂材料140'的剩余部分。在一个实施例(图10中所展示)中，柱182可各自包含阴极区116及p基极区114以形成图2A中所展示的半导体装置100的晶闸管104中的一者。在另一实施例(未展示)中，柱182中的每一者可包含阳极区110及n基极区112以形成图3A中所展示的半导体装置200的晶闸管104。可通过在半导体结构172上方沉积掩模材料(未展示)并图案化所述掩模材料以形成经由其暴露衬底138'的表面的孔口来形成柱182。任选地，可经由所述掩模材料暴露填充材料180 (图9)的表面。所述掩模材料可包含(例如)光致抗蚀剂材料、氧化物材料、透明碳或非晶碳。此项技术中已知形成并图案化掩模材料的方法，且因此本文中未详细描述所述方法。可移除衬底138'及经掺杂材料140的经由所述掩模材料中的孔口暴露的部分以形成柱182且暴露导电带条108的互连区132。举例来说，如果衬底138'及经掺杂材料140各自由经掺杂结晶硅形成，那么可执行反应离子蚀刻(RIE)工艺以选择性地移除经掺杂结晶硅的部分而不从导电带条108移除导电材料130。可将柱182中的每一者形成为具有从约2:1到约20:1且更特定来说从约3:1到约10:1的纵横比。通过完全移除经掺杂材料140(图9)以暴露其间的导电材料130的表面来形成图10中所展示 的柱182。如所配置，可通过仅移除衬底138'(图9)或其一部分来形成柱182使得经掺杂材料140的至少一部分保留于导电带条108上方，如以虚线所展示。在形成垂直晶闸管12(例如图I中所展示的晶闸管)的常规方法中，通过常规掺杂工艺来形成阴极区24，其中将掺杂剂从垂直晶闸管12的上表面植入到阴极区24。此些掺杂工艺通常导致掺杂剂或杂质的不期望的浓度或分布，且因此对于将掺杂剂或杂质引入到材料(例如图I中所展示的垂直晶闸管12的阴极区24)的实质深度中并不有效。相比之下，关于图5到7所描述的接合及材料转移工艺使得能够在材料转移之前掺杂衬底138、138'及经掺杂材料140。因此，大致改进衬底138、138'及经掺杂材料140的质量，例如掺杂剂浓度或分布的均匀性。由于可在形成柱182之前掺杂衬底138、138'及经掺杂材料140，因此本发明的方法使得能够控制及优化图2A中所展示的半导体装置100的阴极区116及P基极区114以及图3A中所展示的半导体装置200的阳极区110及n基极区112的掺杂浓度。柱182可形成为包含其中柱182在第一方向X上对准的多个行及其中柱182在第二方向Y上对准的多个列的阵列。可移除衬底138'及经掺杂材料140使得互连区132具有可用于电互连导电带条108与下伏或上覆半导体结构(未展示)的交错配置。图IlA到IlC图解说明在柱182上形成控制栅极106的方法的实施例且其是图10中所展示的半导体结构172在已于半导体装置172上方沉积栅极电介质材料184及导电材料186之后的透视图。图IlA图解说明具有沉积于柱182之间的填充材料180的半导体装置172。如图IlB中所展示，可在半导体结构172上方保形地形成栅极电介质材料184及导电材料186。借助非限定性实例，栅极电介质材料184可为使用(例如)化学气相沉积工艺、热氧化工艺或其组合形成的氧化物材料或氮化物材料。接着可在栅极电介质材料184上方形成导电材料186。作为非限定性实例，导电材料186可由氮化钛、氮化铊、钨或铝形成且可使用化学气相沉积工艺来沉积。可在导电材料186上方沉积具有介于约％ 4与100人之间的厚度的衬里材料(未展示)，例如多晶硅材料。参考图11C，可执行各向异性干蚀刻工艺以移除所述衬里及导电材料186的部分以形成上覆于导电材料186的剩余部分上的衬里材料的间隔件(未展示)。使用所述间隔件作为硬掩模，可执行使用(例如)氢氧化氨(NH4OH)、过氧化氢(H2O2)及去离子水的湿蚀刻工艺以底切导电材料186以形成图12中所展示的控制栅极106。接着可移除所述间隔件。举例来说，如果所述间隔件包括多晶硅，那么可使用使用四甲基氢氧化氨(TMAH)的湿蚀刻工艺来对控制栅极106及栅极电介质124具有选择性地移除多晶硅材料。可使用此项技术中已知的任一其它技术来形成控制栅极106及栅极电介质124。在图IlA到IlC中所展示的实施例中，在柱182的两⑵个表面上形成控制栅极106。然而，还可在柱182的单个侧上形成控制栅极106。举例来说，在形成控制栅极106之后，可在半导体结构172上方沉积掩模材料(未展示)且对其进行图案化以形成经由其暴露柱182的一个侧上的控制栅极106的表面的多个孔口。可执行常规蚀刻工艺来移除控制栅极106中的每一者的经暴露部分使得控制栅极106保留在柱182的单个侧上。
如图12中所展示，可任选地对控制栅极106具有选择性地移除栅极电介质124。可用掺杂剂或杂质对柱182中的每一者的上部区进行植入以形成图2A中所展示的半导体装置100的n基极区112或图3A中所展示的半导体装置200的p基极区114。可使用常规方法(例如离子植入工艺或高温扩散工艺)来掺杂柱182的经暴露部分。在一个实施例中，可通过将半导体装置172暴露于n型掺杂剂(例如磷或砷)来形成图2A中所展示的半导体装置100的晶闸管104的n基极区112使得形成n型材料。在另一实施例中，可通过将半导体装置172暴露于p型掺杂剂(例如硼或铝)来形成图3A中所展示的半导体装置200的晶闸管104的p基极区114使得形成p型材料。作为另一实例，可在柱182的经暴露表面上方沉积经高度掺杂P型材料或经高度掺杂n型材料的薄膜(未展示)且可执行热退火，在所述热退火期间掺杂剂从经高度掺杂P型材料或经高度掺杂n型材料迁移到柱182中从而产生所要的经掺杂材料(即，图2A中所展示的n基极区112或图3A中所展示的p基极区114)。如图13中所展示，可用掺杂剂或杂质对柱182中的每一者的上部区进行植入以形成图2A中所展示的半导体装置100的阳极区110或图3A中所展示的半导体装置200的阴极区116。如关于图12所描述，可使用常规方法来掺杂柱182的经暴露部分。在一个实施例中，可通过将半导体装置172暴露于p型掺杂剂或通过在柱182的经暴露表面上沉积经高度掺杂P型材料并执行热退火来形成图2A中所展示的半导体装置100的阳极区110使得形成经高度掺杂P型材料。在另一实施例中，在一个实施例中，可通过将半导体装置172暴露于n型掺杂剂或通过在柱182的经暴露表面上沉积经高度掺杂n型材料并执行热退火来形成图3A中所展示的半导体装置200的阴极区116使得形成经高度掺杂p型材料。尽管上文图解说明在图5中所展示的动作之后执行图2A中所展示的半导体装置100的阳极区110及n基极区112或图3A中所展示的半导体装置200的阴极区116及p基极区114的形成，但也可在通过关于图5到7所描述的接合及材料转移工艺形成半导体结构172之前形成这些区。如图14中所展示，可形成具有类似于图5中所展示的施主晶片136的结构的施主晶片136'，且所述施主晶片可另外包含第一材料142及第二材料144。可通过常规掺杂工艺形成第一材料142及第二材料144,可通过将施主晶片136'的第一主表面188或第二主表面190暴露于掺杂剂或杂质来执行所述常规掺杂工艺。在一个实施例中,衬底138可包含经高度掺杂n型材料，第一材料142可包含p型材料，第二材料144可包含n型材料且经掺杂材料140可包含经高度掺杂p型材料使得在如关于图10所描述形成柱182之后即刻形成图2A中所展示的半导体装置100的晶闸管104。在另一实施例中，衬底138可包含经高度掺杂P型材料，第一材料142可包含n型材料，第二材料144可包含p型材料且经掺杂材料140可包含经高度掺杂n型材料以便在如关于图10所描述形成柱182时形成图3A中所展示的半导体装置200的晶闸管104。因此，在关于图5到7所描述的接合及材料转移工艺之前掺杂衬底138使得能够控制及优化其中的掺杂剂的浓度及分布。在使用及操作期间，可将电压施加到控制栅极106，从而致使电流从图2A到3B中所展示的晶闸管104的阴极区116流动到阳极区110。在形成控制栅极106期间，可发生控制栅极106与晶闸管104的相关联p基极区114之间的重叠。此重叠可在已完成装置的操作期间形成电容且增加泄漏电流，因此限制阵列的密度。因此，可形成P基极区114及相关联控制栅极106以最小化控制栅极106与侧接p基极区114的阴极区116及n基极区112的重叠。举例来说，可使用(例如)常规等离子蚀刻工艺来移除在P基极区114上面延伸的控制栅极106的部分使得控制栅极106不延伸超出p基极区114与阴极区116及n基极 区112中的每一者之间的界面。返回参考图2A及3A，可在晶闸管104上方并与所述晶闸管接触地形成导电线134以形成半导体装置100及200。可通过沉积导电材料并图案化所述导电材料以形成在第一方向X上延伸的大致垂直于控制栅极106的导电线而形成导电线134。在一个实施例中,可使用常规镶嵌或减性工艺来形成导电线134。举例来说，可在半导体结构172 (图12)上方形成导电材料(未展示)且可经由光致抗蚀剂材料中的孔口移除所述导电材料的部分以界定导电线134。在另一实施例中，可使用常规光刻工艺来形成导电线134。举例来说，可在半导体结构172上方沉积牺牲电介质材料(未展示)且可使用常规光刻工艺在其中形成沟槽图案(未展示)。所述沟槽中的每一者可形成于将形成导电线134的位置中。可在半导体结构172上方沉积导电材料以填充所述沟槽且可使用化学机械抛光工艺来移除导电材料的上覆于电介质材料上的一部分以形成导电线134。此外，在形成分别在图2A及3A中所展示的半导体装置100及200中的一者之后，可重复图5到13中所展示的方法以形成包含多个垂直堆叠的半导体装置、存储器或逻辑且具有增加的存储器密度的多层级半导体装置。如先前所描述，导电线134在图2A及2B中所展示的半导体装置100的操作期间用作数据线(即，位线)且在图3A及3B中所展示的半导体装置200的操作期间用作阴极。图15图解说明根据本文中所描述的一个或一个以上实施例实施的电子系统300的简化框图。电子系统300包含至少一个输入装置302、至少一个输出装置304、存储器存取装置(例如一个或一个以上处理器306)及一个或一个以上存储器装置308。存储器装置308包含并入有本文中所描述的装置或方法的至少一个实施例的至少一个半导体存储器310。电子系统300可为若干个计算、处理及消费产品的一部分。作为非限定性实例，这些产品中的一些产品可包含个人计算机、手持式装置、相机、电话、无线装置、显示器、芯片组、机顶盒、游戏机及车辆。总结在一些实施例中，本发明包含存储器单元，所述存储器单元包含导电带条，其安置于衬底上方；晶闸管，其安置于所述导电带条上方且包含多个经交替掺杂的垂直叠加半导体区；及控制栅极，其安置于所述晶闸管的所述多个经交替掺杂的垂直叠加半导体区中的一者上。安置于衬底上方的导电带条可包含上覆于非晶硅上的导电材料。所述导电带条的至少两个侧壁可与所述晶闸管的侧壁对准。所述晶闸管可包含彼此上下垂直叠加的阴极区、P基极区、n基极区及阳极区。所述控制栅极可安置于所述n型硅的经暴露侧壁上。所述控制栅极可以可操作方式耦合到电压源。所述存储器单元可具有4F2的单元大小。在额外实施例中，本发明包含半导体装置，所述半导体装置包含至少一个导电带条；多个存储器单元，其安置于所述至少一个导电带条上；及数据线，其与所述多个存储器单元的至少一部分电耦合。所述多个存储器单元中的每一者可包含包括多个经交替掺杂的垂直叠加半导体区的晶闸管及与所述晶闸管相关联的控制栅极。所述多个存储器单元中的每一者可具有4F2的单元大小。所述至少一个导电带条可安置于电绝缘材料上，所述电绝缘材料上覆于形成于晶片上的逻辑装置上。所述晶闸管包含形成三个半导体结的交替掺杂剂类型的四个经掺杂区。所述多个存储器单元可对准成在第一方向上延伸的多个行且对准 成在垂直于所述第一方向的第二方向上延伸的多个列以形成阵列。所述多个存储器单元中的每一者的晶闸管包括安置于所述至少一个导电带条上的经高度掺杂n型区、安置于所述经高度掺杂n型区上的p型区、安置于所述p型区上的n型区及安置于所述n型区上的经高度掺杂P型区。在其它实施例中，本发明包含一种存储器阵列，所述存储器阵列包含存储器单元阵列，所述存储器单元阵列包含大致对准成第一方向上的多个行及垂直于所述第一方向的第二方向上的多个列的多个晶闸管，所述多个晶闸管中的每一者包括多个垂直叠加的经交替掺杂半导体区及与所述多个列中的至少一者中的多个晶闸管中的每一者的多个垂直叠加的经交替掺杂半导体区中的一者电耦合的至少一个控制栅极。所述存储器单元进一步包含多个导电带条，每一导电带条与对准成所述多个行中的一者的多个晶闸管中的每一者电耦合。所述至少一个控制栅极可安置于对准成多个列中的一者的多个晶闸管中的每一者的至少一个侧壁上。所述存储器单元阵列的多个行中的一者中的多个晶闸管中的每一者可安置于所述多个导电带条中的一者上。另外，所述多个导电线可安置于对准成所述多个行中的一者的晶闸管上方并与所述晶闸管对准。所述存储器阵列可进一步包含电耦合到所述多个导电带条中的至少一者的至少一个逻辑装置。在又一些实施例中，本发明包含一种形成半导体装置的方法。所述方法包含形成包括上覆于电绝缘材料上的非晶硅、上覆于所述非晶硅上的导电材料、上覆于所述导电材料上的经掺杂材料及上覆于所述经掺杂材料上的经掺杂结晶硅的半导体结构；移除所述经掺杂结晶硅、所述经掺杂材料、所述导电材料及所述非晶硅中的每一者的部分以形成暴露所述电绝缘材料的多个沟道；移除所述经掺杂结晶硅及所述经掺杂材料的部分以形成多个柱，每一柱包含第一经掺杂区及相对于所述第一经掺杂区经相反掺杂的第二经掺杂区；在所述多个柱中的每一者的至少一个表面上形成控制栅极；将所述多个柱暴露于第一掺杂剂以形成相对于所述第二经掺杂区经相反掺杂的第三经掺杂区；及将所述多个柱暴露于第二掺杂剂以形成第四经掺杂区。所述方法可进一步包含在所述多个柱中的每一者的第四经掺杂区上方且与所述第四经掺杂区接触地形成导电线。可通过以下操作形成所述半导体结构形成包括上覆于所述导电材料上的非晶硅的施主晶片，所述导电材料上覆于安置于结晶硅晶片上的经掺杂材料上；将离子植入到所述结晶硅晶片中达预定深度；将所述施主晶片的非晶硅附着到受主晶片上的电绝缘材料；及分离所述施主晶片的一部分以留下所述结晶硅晶片的一部分，所述经掺杂材料、所述导电材料及所述非晶硅上覆于所述受主晶片的电绝缘材料的表面上。所述半导体结构可包含形成于下伏于所述电绝缘材料下的晶片上的逻辑装置。在又一些实施例中，本发明包含一种系统，所述系统包含至少一个存储器存取装置及以可操作方式耦合到所述至少一个存储器存取装置的至少一个半导体装置。所述至少一个半导体装置可包含至少一个导电带条；多个存储器单元，其安置于所述至少一个导电带条上；及数据线，其与所述多个存储器单元的至少一部分电耦合。所述多个存储器单元中的每一者可包含晶闸管及与所述晶闸管相关联的控制栅极。所述晶闸管可各自包含多个垂直叠加的经交替掺杂半导体区。所述系统的多个存储器单元中的每一者可具有4F2的单元大小。尽管已根据某些所图解说明的实施例及其变化形式描述了本发明，但所属领域的技术人员将理解及了解本发明并不限于此。而是，可实现对所图解说明的实施例的添加、删 除及修改，此并不背离如以上权利要求书及其法定等效内容所界定的本发明范围。
权利要求
1.一种存储器单元，其包括 导电带条，其安置于衬底上方； 晶闸管，其安置于所述导电带条上方且包括多个经交替掺杂的垂直叠加半导体区；及 控制栅极，其安置于所述晶闸管的所述多个经交替掺杂的垂直叠加半导体区中的一者上。
2.根据权利要求I所述的存储器单元，其中所述导电带条包括上覆于非晶硅上的导电材料，所述非晶硅安置于上覆于所述衬底上的电绝缘材料上。
3.根据权利要求I所述的存储器单元，其中所述导电带条的至少两个垂直表面与所述晶闸管的侧壁对准。
4.根据权利要求I所述的存储器单元，其中所述晶闸管包括彼此上下垂直叠加的阴极区、P基极区、η基极区及阳极区。
5.根据权利要求4所述的存储器单元，其中所述控制栅极安置于所述η基极区的经暴露侧壁上。
6.根据权利要求I所述的存储器单元，其中所述控制栅极以可操作方式耦合到电压源。
7.根据权利要求I所述的存储器单元，其中所述存储器单元的单元大小为4F2。
8.一种半导体装置，其包括 至少一个导电带条； 多个存储器单元，其安置于所述至少一个导电带条上，所述多个存储器单元中的每一者包括 晶闸管，其包括多个经交替掺杂的垂直叠加半导体区 '及 控制栅极，其与所述晶闸管相关联；及 数据线，其与所述多个存储器单元的至少一部分电耦合。
9.根据权利要求8所述的半导体装置，其中所述多个存储器单元中的每一者具有4F2的单元大小。
10.根据权利要求8所述的半导体装置，其中所述至少一个导电带条安置于电绝缘材料上，所述电绝缘材料上覆于形成于晶片上的逻辑装置上。
11.根据权利要求8所述的半导体装置，其中所述多个存储器单元包括对准成在第一方向上延伸的多个行及对准成在垂直于所述第一方向的第二方向上延伸的多个列的存储器单元阵列。
12.根据权利要求11所述的半导体装置，其中对准成所述多个行中的每一者的所述多个存储器单元安置于单个导电带条上。
13.根据权利要求8所述的半导体装置，其中所述多个存储器单元中的每一者的所述晶闸管包括安置于所述导电带条上的经高度掺杂η型区、安置于所述经高度掺杂η型区上的P型区、安置于所述P型区上的η型区及安置于所述η型区上的经高度掺杂P型区。
14.根据权利要求13所述的半导体装置，其中所述控制栅极安置于所述P型区的至少一个表面上方且与所述至少一个表面接触。
15.根据权利要求8所述的半导体装置，其进一步包括与其集成的至少一个逻辑装置。
16.—种存储器阵列,其包括存储器单元阵列，其包括 多个晶闸管，其大致对准成在第一方向上的多个行及在垂直于所述第一方向的第二方向上的多个列，所述多个晶闸管中的每一者包括多个垂直叠加的经交替掺杂半导体区；及至少一个控制栅极，其与所述多个列中的至少一者中的所述多个晶闸管中的每一晶闸管的所述多个垂直叠加的经交替掺杂半导体区中的一者电耦合；及 多个导电带条，其各自与所述多个行中的至少一者中的所述多个晶闸管中的每一晶闸管电I禹合。
17.根据权利要求16所述的存储器阵列，其中所述至少一个控制栅极安置于对准成所述多个列中的一者的所述多个晶闸管中的每一晶闸管的至少一个侧壁上。
18.根据权利要求16所述的存储器阵列，其中所述存储器单元阵列的所述多个行中的一个行中的所述多个晶闸管中的每一晶闸管安置于所述多个导电带条中的一个导电带条上。
19.根据权利要求16所述的存储器阵列，其进一步包括安置于对准成所述多个行中的一个行的所述多个晶闸管上方且与所述多个晶闸管对准的多个导电线。
20.根据权利要求16所述的存储器阵列，其进一步包括电耦合到所述多个导电带条中的至少一者的至少一个逻辑装置。
21.—种形成半导体装置的方法，其包括 形成包括上覆于电绝缘材料上的非晶硅、上覆于所述非晶硅上的导电材料、上覆于所述导电材料上的经掺杂材料及上覆于所述经掺杂材料上的经掺杂结晶硅的半导体结构； 移除所述经掺杂结晶硅、所述经掺杂材料、所述导电材料及所述非晶硅中的每一者的部分以形成暴露所述电绝缘材料的多个沟道； 移除所述经掺杂结晶硅及所述经掺杂材料的部分以形成多个柱，所述多个柱中的每一柱包含第一经掺杂区及相对于所述第一经掺杂区经相反掺杂的第二经掺杂区； 在所述多个柱中的每一柱的至少一个表面上形成至少一个控制栅极； 将所述多个柱暴露于第一掺杂剂以形成相对于所述第二经掺杂区经相反掺杂的第三经掺杂区； 将所述多个柱暴露于第二掺杂剂以形成第四经掺杂区。
22.根据权利要求21所述的方法，其进一步包括在所述多个柱中的每一柱的所述第四经掺杂区上方且与所述第四经掺杂区接触地形成至少一个导电线。
23.根据权利要求21所述的方法，其中在所述多个柱中的每一柱的至少一个表面上形成至少一个控制栅极包括在所述第二及第三经掺杂区中的一者的表面上方形成所述控制栅极。
24.根据权利要求21所述的方法，其中形成包括上覆于电绝缘材料上的非晶硅、上覆于所述非晶硅上的导电材料、上覆于所述导电材料上的经掺杂材料及上覆于所述经掺杂材料上的经掺杂结晶硅的半导体结构包括 形成包括上覆于所述导电材料上的所述非晶硅的施主晶片，所述导电材料上覆于安置于结晶硅晶片上的所述经掺杂材料上； 将离子植入到所述结晶硅晶片中达预定深度； 将所述施主晶片的所述非晶硅附着到受主晶片上的所述电绝缘材料；及分离所述施主晶片的一部分以留下所述结晶硅晶片的一部分，所述经掺杂材料、所述导电材料及所述非晶硅上覆于所述受主晶片的所述电绝缘材料的表面上。
25.根据权利要求21所述的方法，其中形成半导体结构进一步包括形成包括形成于下伏于所述电绝缘材料下的晶片上的逻辑装置的半导体结构。
26.根据权利要求21所述的方法，其中移除所述经掺杂结晶硅、所述经掺杂材料、所述导电材料及所述非晶硅中的每一者的部分以形成暴露所述电绝缘材料的多个沟道包括形成在第一方向上延伸的所述多个沟道。
27.根据权利要求26所述的方法，其中移除所述经掺杂结晶硅及所述经掺杂材料的部分以形成多个柱包括移除在大致垂直于所述第一方向的第二方向上的材料。
28.—种系统,其包括 至少一个存储器存取装置；及 至少一个半导体装置，其以可操作方式耦合到所述至少一个存储器存取装置且包括 至少一个导电带条；及 多个存储器单元，其安置于所述至少一个导电带条上，所述多个存储器单元中的每一者包括 晶闸管；及 控制栅极，其与所述晶闸管相关联 '及 数据线，其与所述多个存储器单元的至少一部分电耦合。
29.根据权利要求28所述的系统，其中所述多个存储器单元中的每一者的所述晶闸管包括多个经交替掺杂的垂直叠加区，所述多个经交替掺杂的垂直叠加区中的至少一者安置于所述至少一个导电带条上方且与所述至少一个导电带条接触。
30.根据权利要求28所述的系统，其中所述多个存储器单元中的每一者具有4F2的单元大小。
全文摘要
本发明提供包含各自具有4F2的单元大小的多个基于晶闸管的存储器单元的半导体装置及用于形成所述半导体装置的方法。所述基于晶闸管的存储器单元各自包含具有交替掺杂剂类型的垂直叠加区的晶闸管及控制栅极。所述控制栅极可与所述晶闸管中的一者或一者以上电耦合且可以可操作方式耦合到电压源。所述基于晶闸管的存储器单元可形成为导电带条上的阵列，所述导电带条可用作阴极或数据线。可通过将所述半导体装置与例如互补金属氧化物半导体CMOS装置的一个或一个以上存储器存取装置或常规逻辑装置集成来形成系统。
文档编号H01L21/8244GK102782848SQ201180011628
公开日2012年11月14日 申请日期2011年2月10日 优先权日2010年3月2日
发明者山·D·唐 申请人:美光科技公司