专利名称：具有并行电路径的存储器单元的制作方法
技术领域：
本发明一般涉及计算机存储器，尤其涉及相变存储器(phasechange memory,PCM)。
背景技术：
PCM为电阻式非易失性计算机随机存取存储器(random-accessmemory, RAM)形式，利用改变装置制造时的状态来储存数据。相变材料可操纵成为二或更多个不同相位(phase)或状态(state)，每一相位都代表不同的数据值。一般来说，每一相位都展现不同的电气特性(electrical property)(或不同的电阻值)。因为非晶 与结晶(或多晶)相位具有可检测的电阻差异，所以这两者通常为二进制数据储存(I与O)所使用的两个相位。尤其是，非晶相位的电阻高于结晶相位。硫族化合物(chalcogenide)为常用作相变材料的材料族群,此材料族群包括硫族元素(chalcogen)(周期表族群16/VIA)以及其他元素。硒(Se)与碲(Te)为制造PCM存储器单元(memory cell)时,族群内用于生产硫族化合物半导体最常见的两种元素,范例有 Ge2Sb2Te5 (错铺締(germanium-antimony-telIurium)或 “GST”)、SbTe3 和 InSe3。通过将材料加热至熔点，然后冷却材料至可能的状态其中之一，或通过将非晶区加热至或接近结晶温度，将某些或全部非晶材料转换成结晶型态，来达到相变材料的状态改变。通过该相变材料的电流产生热量,并造成相变材料熔化。熔化并逐渐冷却该相变材料，让该相变材料有时间形成结晶状态。熔化并突然冷却该相变材料，让该相变材料淬冷成非晶状态。另外也可加热至低于熔化温度以使非晶材料结晶，而不用熔化。
发明内容
在优选实施方式中，本发明涉及具有并行电路径的平面相变存储器单元。从第一方面看，本发明提供一种具有实质上平坦表面的集成电子设备(integrated electronic apparatus)。该集成电子设备包括第一导电电极区(conductiveelectrode region),第一导电电极区的长度大于其宽度,并具有与该长度对准的轴。该设备也包括第二导电电极区，具有与该第一导电电极的该轴成一角度的边缘。该设备另包括绝缘体区(insulator region)，在该第一导电电极区的末端与该第二导电电极区的该边缘之间提供横向分隔距离(lateral seperation distance),该绝缘体区包括绝缘体膜(insulator film)的至少一部分,并且该横向分隔距离根据该绝缘体的该厚度而定。优选地，本发明提供一种设备，其中该第一导电电极区的该宽度根据第一沉积材料层的厚度而定。优选地，本发明提供一种设备，其中该第一沉积材料层为钛、钨、氮化钛以及氮化钛铝的其中之一。优选地，本发明提供一种设备，其中储存材料的层至少部分覆盖该第一导电电极区和该第二导电电极区。
优选地，本发明提供一种设备，其中该储存材料为相变材料。优选地，本发明提供一种设备，其中储存材料的该层被图案化。优选地，本发明提供一种设备，其中该角度实质上为直角。优选地，本发明提供一种设备，其中该角度介于20度与80度之间。从第二方面看，本发明提供一种操作相变存储器的方法。该方法包括初始化存储器单兀，该存储器单兀包括第一导电电极，第一导电电极的长度大于其宽度，并具有与该长度对准的轴；第二导电电极，具有与该第一导电电极的该轴成一角度的边缘；绝缘体，在该第一导电电极的末端与该第二导电电极的该边缘之间提供分隔距离；以及相变材料，覆盖该第一导电电极的大部分(substantial portion)以及该第二导电电极的至少一部分。初始化该存储器单元包括在该相变材料内建立第一非晶材料区，该第一非晶材料区覆盖该相变材料的大部分面积。利用结晶化一部分该第一非晶材料区，而在该第一非晶材料区内·建立活性结晶材料区(active crystalline material region)。利用在该活性结晶材料区内建立第二非晶材料区，而将信息储存在该存储器单元内。优选地，本发明提供一种方法，该方法还包含将大于后续所施加的电脉冲的电脉冲施加于该存储器单兀，其中通过该第一导电电极与该第二导电电极的至少其中之一施加该电脉冲。优选地，本发明提供一种方法，其中该存储器单元为单电平单元。优选地，本发明提供一种方法，其中该存储器单元为多电平单元。优选地，本发明提供一种方法，其中在该第一非晶材料区内建立活性结晶材料区的步骤进一步包含调整该活性结晶材料区的尺寸以获得指定的单元电阻。从第三方面看，本发明提供一种在基板上制造相变存储器单元的方法。该方法包括在该基板内蚀刻第一沟渠(trench);在该第一沟渠内沉积第一导体层；在该第一沟渠内的该第一导体层之上沉积第一绝缘体层；在该基板内与该第一沟渠成一角度地蚀刻第二沟渠；在该第二沟渠内沉积第二绝缘体层；在该第二沟渠内该第二绝缘体层之上沉积第二导体层；以及沉积相变材料。该沉积的相变材料与该第一导体层和该第二导体层接触。优选地，本发明提供一种制造方法，其中该基板为晶片，包括用于提供至该相变存储器单元的接入的底部接点，并且其中在该基板内蚀刻第一沟渠的步骤露出该底部接点。优选地，本发明提供一种制造方法，其中该第一沟渠与该第二沟渠的至少其中之一不直。优选地，本发明提供一种制造方法，其中该第一绝缘体层填充该第一沟渠。优选地，本发明提供一种制造方法，其中该第二导体层填充该第二沟渠。优选地，本发明提供一种制造方法，其中该第二导体层不填充该第二沟渠，并且该方法还包括在该第二沟渠中沉积第三绝缘体层以填充该第二沟渠。从第四方面看，本发明提供一种操作相变存储器单元的另一方法。该方法包括使用一个或更多个电脉冲(electrical pulse),改变相变材料内非晶材料区的尺寸。该相变存储器单兀包括第一导电电极，第一导电电极的长度大于其宽度，并且具有与该长度对准的轴；第二导电电极，具有与该第一导电电极的该轴成角度的边缘；绝缘体，在该第一导电电极的末端与该第二导电电极的该边缘之间提供分隔距离；以及该相变材料覆盖至少一部分该第一导电电极及该第二导电电极。
优选地，本发明提供一种方法，其中，包括施加第一电脉冲增加非晶相变材料区的尺寸，其中通过该第一导电电极与该第二导电电极的至少其中之一施加该第一电脉冲，该第一电脉冲具有以下的至少之一大于之前所施加的电脉冲幅度的幅度；以及短于之前所施加的电脉冲周期的周期。优选地，本发明提供一种方法，其中，包括施加第二电脉冲于该存储器单元减少该非晶相变材料区的尺寸，其中通过该第一导电电极和该第二导电电极的至少其中之一施加该第二电脉冲，该第二电脉冲具有以下的至少之一小于该之前所施加的电脉冲幅度的幅度，以及长于该之前所施加的电脉冲周期的周期。从第五方面看，本发明提供一种 在机器可读取介质内实质具体实施的设计结构，用来设计、制造或测试一集成电路。该设计结构具有实质上平坦的表面。该设计结构包括第一导电电极区，第一导电电极区的长度大于其宽度，并具有与该长度对准的轴；第二导电电极区，具有与该第一导电电极的该轴成角度的边缘；以及绝缘体区，在该第一导电电极区的末端与该第二导电电极区的该边缘之间提供横向分隔距离，该绝缘体区包括绝缘体膜的至少一部分，并且该横向分隔距离根据该绝缘体膜的该厚度而定。优选地，本发明提供一种设计结构，还包含储存材料的层，其至少部分覆盖该第一导电电极和该第二导电电极。优选地，本发明提供一种设计结构，其中该储存材料为相变材料。从第四方面看，本发明提供一种计算机程序，包括储存在计算机可读介质上的计算机程序代码，该计算机程序代码当被加载到计算机系统中并于其上执行时，使得所述计算机系统执行根据第二或第四方面的方法的所有步骤。通过本发明具体实施例的技术可实现其他特征与优点。本说明书内描述了其他具体实施例与方面，并视为所主张发明的一部分。为了更加了解本发明的优点与特征，请参阅说明与附图。
将以示例的方式参照附图描述本发明的优选实施例。在附图中图I例示根据本发明示范具体实施例编程一相变存储器(PCM)装置的系统；图2描述根据示范具体实施例的存储器阵列的范例结构；图3描述具有一串行电路径的典型存储器单元；图4A至图4D描述示范具体实施例所可实施的并行路径存储器单元结构；图5描述示范具体实施例所可实施的制造工艺；图6描述示范具体实施例所可实施的相变材料图案的示范形状；图7为将示范具体实施例所实施的初始化存储器单元的流程图；图8A至图8J描述根据示范具体实施例的制造存储器单元的制造工艺；图9A至图91描述根据示范具体实施例的制造存储器单元的制造工艺；以及图10为半导体设计、制造及/或测试当中所使用的设计处理的流程图。
具体实施例方式本发明的示范具体实施例指向并行路径存储器单元结构(parallel-path memorycell structure),其包括接触已沉积的锗铺締(GST)层的相同侧的两电极。在示范具体实施例中，一个电极为微型沟渠(因此具有亚光刻尺寸(sublithographic dimension)的露出表面)，并且第二电极(例如位线(bit line))与该第一电极正交并与该第一电极相隔亚光刻距离或间隙(利用沉积绝缘体来获得该间距)。此结构具有非常薄的GST沉积而允许有效能的操作(energy-efficient operation),因为加热集中在两电极之间亚光刻间隙附近，并且因为不需要当成散热器的顶端电极。如此，此结构内的存储器单元需要非常小的电流，就可开始熔化该相变材料。在示范具体实施例内，因为两电极的间隙为亚光刻并且极小，所以当该GST材料成为非晶时，存储器单元也展现出大幅降低的临界电压(threshold voltage)。在示范具体实施例内，该GST层覆盖大部分电极之处(电极顶端上的大图案)，对于广大的电流范围电阻逐渐生长，如此可有效进行多位运算。该电阻变化主要由于该非晶材料阻挡从该第一电极出来并通过该结晶材料的电流路径，因此该非晶材料的电阻飘移或其他变化只会轻微影响存储器单元电阻。在示范具体实施例内，所有电平(level)的非晶材料数量足以确保良好的维持度(retention)(相对于需要用微沟渠或蘑燕单元(mushroomcell)产生低至中间存储器单元电阻的极薄非晶区)。本发明的示范具体实施例改良当前相变存储器(PCM)技术的至少三个方面。第一 项改良为降低所需的编程电源(programmingpower)(以及峰值电流(peak current));第二项改良为减少电阻飘移(resistance drift);第三项改良为使用PCM多位运算改善数据维持(data retention)。编程电源与峰值电流的降低在PCM技术中至关重要，因为这两个参数对于编程存储器单元所需电路的设计有所影响。在示范具体实施例内，编程存储器单元所需的电路包括(i)接入装置(accessdeviceM例如二极管或晶体管)、(ii)支持编程电流的位线、(iii)驱动该位线的周边电路以及Qv)随时存在的电荷泵浦(charge pump)。目前降低编程电流与电源的技术包括减少一个电极(也称为加热器)与该相变材料(例如GST)之间接点(contact)的表面，例如在微沟渠单元内及蘑菇单元内；以及减少GST的截面,如此获得电流丛聚效应(current crowding),例如在桥接单元(bridgecell)内或多孔单元(pore cell)内。通常通过运用亚光刻技术获得单元的关键几何特征(keygeometrical feature),就可达成这些减少,例如在微沟渠单元内，加热器具有亚光刻尺寸。在蘑菇单元内，可获得具有亚光刻直径的底部接点。本发明的示范具体实施例提供两个重要的亚光刻尺寸，换言之就是该第一电极(其类似于微沟渠)的厚度以及该第一电极与该第二电极之间的横向分隔距离(由沉积的绝缘体厚度所定义)。这两种亚光刻尺寸的组合允许加热较小面积，小于当前PCM技术所能达到的面积，如此降低启动熔化所需的编程电流。此外，电极之间流动的横向电流导致不对称的熔化区，其随着电流提高而从该第一电极的一末端生长至该电极的相对末端。这相对于蘑燕型与微沟渠型单兀，其中电流垂直流出电极并且产生通常具有两对称平面的熔化区；并且也相对于桥接型单元，其运用横向电流但是通常具有恒等的相变材料截面，这样也产生通常具有两对称平面的温度分布曲线(temperature profile)。电阻飘移对于PCM的多位运算有所影响。电阻飘移的随机性质，对于以大量电平编程的PCM单元的可靠度有极大影响。多位运算的数据维持将变成使用PCM的议题，因为获得低电阻值的媒介的常见方式为制造非常少量的非晶材料，其对于陷阱弛豫(traprelaxation)(被认为决定短期往上电阻飘移)以及重新结晶(导致长期往下电阻飘移)有较高敏感度。目前处理飘移的提案系根据信号处理技术，例如评估然后补偿PCM单元群组共有的飘移成分，例如通过已知的评估技术，像是最大可能性评估(maximum likelihoodestimation)。这种解决方案的缺点在于其依赖数据获取时间(data retrieval time)上的后处理技术，无法补偿飘移的随机成分，这对于多位PCM内数据维持有主要的影响。获取时间上适用的其他技术包括恢复(reinstating)通过电脉冲在编程时间上发觉的飘移；以及单元的多重电压读取。 文献内已经提出多种迅速恢复飘移的编程技术，包括使用短脉冲感应(induce)所选的非晶材料的小区域结晶(如此产生通过该非晶材料的导电路径)；以及使用飘移加速脉冲。本发明的示范具体实施例在电极之间建立尺寸变化的非晶区，但是具有通过环绕该非晶区的该结晶材料的并行电路径(parallel electrical path)。在此结构中，利用结晶路径的截面尺寸永久决定单元的电阻，其随着该非晶区的尺寸增加而降低。一旦该非晶材料的电阻率远高于(例如至少高出100倍)该结晶材料的电阻率，则由通过该结晶区与非晶区两者的并行电路径所决定的总单元电阻几乎不受该非晶电阻率的变化(例如与短期飘移相关联的部分)的影响。范例具体实施例也相对于对长期再次结晶(往下)飘移较不敏感，因为该非晶区必须相对大量收缩，来导致电阻大幅改变。相对照地，通过让该非晶区几乎(但非全部)完整覆盖该电极，如此有时可获得蘑菇或微沟渠单元内的中间电阻值。这有时称为夹止型态(pinch-off regime)，并且单元近乎夹止运行时，则只采用极小区域的再次结晶来实质上改变该单元电阻。图I例示根据本发明示范具体实施例的用以编程PCM的系统。图I内描述的该系统包括处理器(processor) 102以及存储器阵列(memory array) 108。图I内描述的示范处理器102包括控制器(controller) 104以及地址译码器(address decoder) 106。如图I内所描述，存储器阵列108包括多个存储器单元IIO0在示范具体实施例内，存储器单元110构造成储存由相变材料的至少两电阻状态或构造(称为“单电平单元(single level cell)”或“SLC”)所代表的二进制数据。其中一种电阻状态为高电阻状态。在其他示范具体实施例内，存储器单元110构造成储存由相变材料的三或更多种电阻状态范围或构造(称为“多电平单元(multiple level cell) ”或“MLC”)所代表的多于二个的值。在示范具体实施例内，控制器104识别并选择存储器阵列108内要进行编程的存储器单元110。然后，地址译码器106译码来自控制器104的存储器地址，并将一系列的字线(word line)偏压施加于存储器阵列108内的存储器单元110字线。图2描述根据示范具体实施例的存储器阵列的范例结构。如图2内所示，存储器阵列包括多个存储器单元202，其电耦合至位线204与字线206。在范例具体实施例内，每一存储器单元202都包含存储器组件存取装置(memory element access device)以及储存电阻值的电阻存储器组件(resistive memory element)。在示范具体实施例内，电阻存储器组件为包括相变材料以及两个电极的PCM组件。在示范具体实施例内，利用关闭连接至某一位线204的其他存储器单元202的存取装置，来存取(读取或编程)连接至此位线204的某一存储器单元202内的数据。使用字线206可开启与关闭其他存储器单元202的存取装置。图3描述典型的串行路径存储器单元(series-path memroycell) 302。存储器单兀302包括一底部电极304、一介电层306、相变材料308以及一顶端电极314。绘不的相变材料308可包含结晶或多晶相变材料310以及一些非晶相变材料312。针对许多对于高单元电阻电平的调适，该非晶材料几乎完全阻挡该相变材料的截面，强迫大量电流流过串行的非晶与结晶材料区。图4A至图4D描述示范具体实施例可实施的并行路径存储器单元结构。图4A至图4D描述通过储存材料层往下看的俯视图。图4A描述并行路径存储器单元结构，其包括第一导电电极区404、第二导电电极区406a和绝缘体层408。如图4A内所示，第二导电电极区406a的边缘与第一导电电极区404的轴成一角度。示范具体实施例并不限制该角度为图4A内所描述的直角。如本说明书所使用，该第一与第二导电电极区的上下文关系中“角度”一词表示设计或制造期间想要导入的让电极不并行的任何角度。在一个具体实施例内，角度介于20与80度之间。当制造存储器单元时，图4A内描述的第二导电电极区406a可由例如用金属物质填入沟渠所形成的固态金属线所实施。固态金属第二导电电极区406a的宽度通常用光刻方式定义。该金属物质可由(但不受限于)下列一或更多种构成钛、钨、氮化钛以及氮化钛铝。可选地，可使用非金属导电材料取代金属，例如但不受限于多晶硅或其他半导体或掺杂的半导体材料。图4B描述并行储存器单元结构，其包括第一导电电极区404、第二导电电极区406b和绝缘体层408。如图4B内所示，第二导电电极区406b的边缘与第一导电电极区404的轴成一角度。该第一电极的宽度根据制造工艺步骤期间沉积的第一金属物质的厚度而变。当制造存储器单元时，图4B内描述的第二导电电极区406b可由例如用第二金属物质涂布(coating)或电镀(plating)沟渠侧壁所形成的金属线所实施。第二导电电极区406b的宽度根据该沟渠侧壁涂布或电镀期间，该存储器单元结构内沉积的第二金属物质的厚度而变。该第一和第二金属物质可相同或不同，并且每一个都由(但不受限于)下列一个或更多个构成钛、钨、氮化钛以及氮化钛铝。可选地，可使用非金属导电材料取代金属，例如但不受限于多晶硅或其他半导体或掺杂的半导体材料。在图4A与图4B内，绝缘体层408将第一导电电极区404和第二导电电极区406分隔一段最小横向分隔距离。该最小横向分隔距离根据存储器系统规格(memory systemspecification)与环境因素(environment factor)而变。绝缘体层408的厚度决定电极之间的横向分隔距离，并且绝缘体层的厚度可调整，以提供指定的最小横向分隔距离。用于形成绝缘体层的绝缘体材料范例可用包括但不受限于二氧化硅、氧化铝、氮化硅以及二氧化钛所实施。如此，图4A和图4B都描述平面内双电极结构(in-planedual-eIectrodestructure)(即是两电极都在GST层的底部上，并且GST的顶端表面已绝缘)。图4A和图4B内的不范结构的特征在于,一个亚光刻条状电极(第一导电电极区404)(例如电镀厚度大约五奈米的电镀沟渠侧壁)正交于另一电极(第二导电电极区406)(例如电镀沟渠侧壁或固态金属线)，具有由沉积绝缘体膜或层(绝缘体层408)的厚度所定义的亚光刻中间电·极间隙(sublithographic inter-electrode gap)(例如具有大约三至二十奈米的厚度，或达到已采用光刻的特征尺寸(featuresize))。现在请参阅图4C,在示范具体实施例中，使用一层储存材料(storage material)覆盖第一导电电极区404和第二导电电极区406的至少一部分。在示范具体实施例内，第一导电电极区404与第二导电电极区406a都在该储存材料层的底部上。在示范具体实施例内，示范单元结构提供非对称生长的小熔化区410，随电流提高而改变遮蔽至少第一导电电极区404的百分比。最后请参阅图4D，在其他示范具体实施例中，第一导电电极区404和第二导电电极区406a并未彼此正交。在此具体实施例内，电流分布与熔化区将不再对称于第一导电电极区404的轴。事实上，此具体实施例并无对称平面。图4A至图4D内描述的具体实施例用意在于例示而非限制，并且本发明适用于任何构造，其中第一导电电极区404的轴与第二导电电极区406的边缘轴被设计成不并行。这与具有并行电极的典型桥接单元不同。在其他示范具体实施例内，利用沿着非直路径，例如但不受限于Z形路径、锯齿路径、一系列未连接斜线，来蚀刻第一沟渠，以获得与第二导电电极区406不并行的第一导电电极区404。在其他示范具体实施例内，第二沟渠可在非直路径内蚀刻，例如但不受限于Z形路径或弧形周期路径(curved periodical path)。电极底下可提供至该第一或第二导电电极区的接点，例如在从先前制造步骤中获得的嵌埋层(buried layer)内。选择地,所述接点可位于该电极之上,在本发明的制造之后制造。例·如，在第二导电电极区情况下，利用将接点电连接至相邻电极，使得接点作为该电极本身的延伸。图5描述示范具体实施例可实施的制造或制造工艺的摘要。在区块502，通过业界内已知的技术获得底部接点。然后，在区块504，沉积可选的绝缘体层，蚀刻一或更多条沟渠，使得所述沟渠的底部露出所述底部接点。在区块506，沉积导体层。在区块508，沉积绝缘体以填充该沟渠。在区块510，利用业界内已知的研磨技术，将该顶端表面磨平。在区块512，以和区块504中所蚀刻第一沟渠成一角度来蚀刻一沟渠。在区块514，沉积薄绝缘体层，接着在区块516，沉积第二导体材料。在区块518，利用研磨该表面让该结构平坦；该研磨露出导体材料。在区块520，例如GST这类相变材料已沉积，然后在区块522通过蚀刻被图案化。图6例示通过图5的区块522中最后蚀刻步骤所获得的相变材料的示范形状。在示范具体实施例内，该GST图案覆盖单一对电极606、614，覆盖两相邻对电极604、608，覆盖超过两对相邻电极602、610(在垂直方向或水平方向内)及/或覆盖数对相邻电极的矩形区域612。这许多构造的用意并不限制本发明范畴，而是可使用其他构造。在示范具体实施例内，该单元的正常运作可包括利用熔化一区然后迅速淬火(quenching)(以制造非晶材料)，或降低电流使得该区在冷却时结晶(以制造结晶材料)，来制造非晶或结晶区的步骤。其他典型运作为利用充分加热并且时间够久，让结晶产生，转换某些或所有非晶区而不用熔化。在示范具体实施例内，利用施加足够大的电信号导致区域熔化，来制造足以建立所要电阻值的非晶材料的数量，则该存储器单元可编程为特定电阻值。使用该单元的有限元分析(finiteelement analysis),可评估该电信号的峰值。另夕卜，该单元可用脉冲而被编程，该脉冲熔化足够大区域，缓慢降低至上述峰值，并且突然中断以将已熔化的相变材料淬火。在示范具体实施例内，该单元的操作模式之前为将结晶区界定成亚光刻区的初始化处理。针对具体实施例的某些制造工艺，可需要在该单元用来储存数据之前执行初始化处理(例如制造之后)，然后在装置寿命期间定期执行。图7为这种初始化处理的示范流程图。在示范具体实施例内，在制造工艺结尾时，结晶相变材料覆盖存储器单元内第一导电电极区404 (例如大部分)以及第二导电电极区406 (例如至少一部分或至少部分上盖)。为了初始化该单元，在区块702，建立覆盖一部分第一导电电极区404的第一非晶材料区。在具体实施例内，该第一非晶区覆盖该相变材料的大部分区域，包括一部分第一导电电极区404。在某些情况下，该非晶区也可覆盖一部分第二导电电极区406，但这并非根据本发明示范具体实施例的操作或初始化所需。在示范具体实施例内，利用一开始施加最大电脉冲(其具有大于正常写入处理所使用的大小(magnitude))来以建立该第一非晶材料区。经由第一导电电极区404与第二导电电极区406的至少其中之一，该电脉冲被施加。在区块704，利用结晶化一部分该第一非晶材料区，以在该第一非晶材料区内建立一活性结晶材料区。在示范具体实施例内，利用施加小于初始最大电脉冲的电脉冲，来建立该活性结晶材料区。经由第一导电电极区404与第二导电电极区406的至少其中之一，该电脉冲被施加。此刻，该单元初始化并准备使用储存数据。在区块706，利用在该活性结晶材料区内建立第二、较小非晶材料区，将数据储存在该存储器单元内。在示范具体实施例内，利用施加脉冲来建立该第二非晶材料区，该脉冲比建立该第一非晶区的该第一最大脉冲小，并且其周期(duration)比建立该活性结晶材料区的该第二脉冲要短。
图7内显示的处理因为许多原因而具有优点，首先可利用以下的事实相较于大量循环，对于少量循环，驱动晶体管一般能够驱动更多电流。因此，在系统用于数据储存之前，可产生单一非常大电流脉冲并且用于尽可能将所述电极上的结晶膜转成非晶。在远离两电极之间邻近窄绝缘间隙(narrow insluated gap)的峰值温度区(peaktemperatureregion)的区域内，这大幅降低在电极之间流动的不期望的电流量。其次，该处理允许利用将较大非晶区内的“工作区(workingregion) ”退火(annealing),以产生较小的活性结晶区。该活性结晶区的尺寸可受控制，以便精准建立所要的最小单元电阻，这将是通过该非晶区之外任何结晶材料的外路径加上通过该活性结晶区的内路径的并行组合的结果。控制(例如可调整或正在调整)该活性结晶区的尺寸，可精准控制最小单元电阻，并且通过该活性结晶区内固定或可变尺寸的非晶区的建立来储存数据。在具体实施例内，利用经由这两个电极其一或二者，施加幅度(amplitude)大于之前所施加的电脉冲幅度及/或周期短于之前所施加的电脉冲周期的电脉冲，以增加该非晶相变材料的体积。在具体实施例内，利用经由这两个电极其一或二者，施加幅度小于之前所施加的电脉冲幅度及/或周期长于之前所施加的电脉冲周期的电脉冲，以减少该非晶相变材料的体积。在替代示范具体实施例内，该制造工艺设计成所有该相变材料初始都处于该非晶状态下。在此具体实施例内，并不需要图7内的区块702，因为所有都已经是非晶，并且只需要执行图7内的区块704就可准备好使用存储器单元。一旦在该非晶膜内建立结晶区，则利用在该活性结晶区内选择性建立所要尺寸的第二非晶区，就可储存数据。图8A至图8J描述根据示范具体实施例在基板上制造存储器单元的制造工艺。该基板可为其上建立其他结构的任何结构。图8A至图8J内描述的处理可用于建立图4A内所描述的并行路径存储器单元结构。图8A描述预处理晶片(pre-processed wafer),其包括四个底部接点802,用于连接至存取装置；以及绝缘体基板804。在图8B内，在该预处理晶片内蚀刻第一沟渠。在示范具体实施例内，该第一沟渠在4F中央上为2F-3F宽,其中F代表最小光刻可定义特征尺寸(minimum lithographicallydefinable feature size),并且2F代表F光刻时代的最小光刻可定义线距(minimumlithographicallydefinable line pitch)(例如 F=35nm,则为 35nm 光刻时代)。在图SC内，该第一沟渠的底部与侧壁都以导体(例如金属)电镀，以便供应薄导体电镀物(thin conductor plating)806o该沟渠侧壁上的薄导体电镀物806厚度决定第一导电电极区404的宽度。在图8D内，该第一沟渠填入绝缘体填充物(insulator filling) 808,并且研磨或平坦化来去除过多的电镀物。在图8E内，纵长沟槽(lengthwise slot)经过蚀刻，以分离该第一沟渠的两边。在示范具体实施例内，该纵长沟槽的宽度大约1F。在图8F内，绝缘体层或绝缘体填充物810沉积在该纵长沟槽内，并且再度研磨或平坦化该结构。在图8G内，蚀刻一垂直沟渠。在示范具体实施例内，该垂直沟渠的宽度为1F，并且一般在2F或4F中央上重复。请注意，为了简化起见，所以只显示一条沟渠。在图8H内，涂布薄绝缘体涂层812，以定义第一导电电极区404与第二导电电极区406之间的间隙。该沟渠侧壁上的薄绝缘体涂层812对应于图4A内所示的绝缘体层408。在图81内，该垂直沟渠填入金属或导体填充物814。导体填充物814对应于第二导电电极区406a。在示范具体实施例内，第二导电电极区406a形成位线402。在示范具体实施例内,研磨导体填充物814来去除该顶端表面上任何多余物体。在图8J内，像是GST这类相变材料816沉积在两电极条(electrode strip)(例如导体填充物814和薄导体电镀物806)的交叉处。在较佳具体实施例内，相变材料816沉积在整个表面上，然后光刻图案化并蚀刻，以只露出每第一电极条的一末端(以避免第一电极电连接至超过一个第二电极)，并且也大幅减少该第一电极的覆盖长度，如此大幅降低远离该亚光刻绝缘体(其分隔所述第一和第二电极)流动的电流。图8A至图8J内描述的制造步骤造成并行路径存储器单元结构，其中利用薄绝缘体涂层812(绝缘体层408)，将该条电极(第一导电电极区404)与位线的边缘(第二导电电极区406a)横向分隔。在示范具体实施例内，由薄绝缘体涂层812的厚度定义该最小横向分隔距离。图9A至图91描述根据替代示范具体实施例制造存储器单元的制造工艺。图9A至图91内描述的制造工艺可用于建立图4B内所描述的并行储存器单元结构。图9A描述预处理晶片，其包括四个底部接点902，用于连接至存取装置；以及绝缘体基板904。在图9B内，在该预处理晶片内蚀刻两沟渠。每一沟渠都露出四个底部接点902的其中两个。在图9C内，执行方向性电极沉积工艺(directional electrodedepositionprocess),以建立单侧壁电极(single-side-wall electrode)。如图9C内所不，所述沟渠的至少顶端、底端与一侧上覆盖薄导体各向异性沉积物(thin conductor anisotropicdeposition) 906。该侧壁上的薄导体各向异性沉积物906的厚度决定第一导电电极区404的宽度。在替代具体实施例内，共形沉积工艺(conformal deposition process)之后接着方向性蚀刻制造工艺(从与显示相反的方向)，以获得大部分只覆盖该沟渠的底部与一个
垂直侧壁。在图9D内，该沟渠填入绝缘体填充物908，并且平坦化来去除过多材料。在图9E内，蚀刻垂直沟渠至绝缘体基板904。在图9F内，涂布薄共形绝缘体涂层910，以涂满该顶端表面与该沟渠。薄保形绝缘体涂层910对应于图4B内描述的绝缘体层408。在图9G内，涂布薄各向异性导体沉积物912，以涂满该顶端与该沟渠的至少一侧壁。在不范具体实施例内，薄各向异性导体沉积物912的该侧壁厚度对应于第二导电电极区406b的厚度。在替代具体实施例内，共形沉积工艺之后接着方向性蚀刻制造工艺(从与显示相反的方向)，以获得大部分只覆盖该沟渠的底部与一个垂直侧壁。在图9H内，该沟渠填入绝缘体填充物914并平坦化。
在图91内，相变材料916沉积在两电极条(例如薄各向异性导体沉积物912和薄导体各向异性沉积物906)的交叉处。相变材料916经过光刻图案化并蚀刻，以露出每一电极条的末端，以避免电连接至第二位线(未显示)。图9A至图91内描述的制造步骤造成并行路径存储器单元结构，其中利用薄绝缘体涂层910(绝缘体层408)，将该条电极(第一导电电极区404)与位线的边缘(第二导电电极区406b)横向分隔。在示范具体实施例内，由薄绝缘体涂层910的厚度定义该最小横向分隔距离。此具体实施例相对于图8内所示方式的优点在于，所有存储器单元的活性区都在两方向的固定间距处(通常2F)。此具体实施例的第二优点在于第二电极的薄露出表面，如此减少散热(如此减少编程电流)。此处所使用的术语仅为说明特定具体实施例之用，并非用于限制本发明。如此处所使用，除非该上下文有明确指示，否则所述单数形式“一”和“该”也包括复数形式。将进一步了解，说明书中使用的“包含”及/或“包括”指明所陈述的特征、整体、步骤、操作、组件及/或部件的存在，但是不排除还有一个或更多个其他特征、整体、步骤、操作、组件、部件及/或其群组的存在或添加。在文后权利要求中，所有构件或步骤附加功能的组件的对应结构、材料、行为、与等效物系意欲包括任何结构、材料、或行为，用以执行与如权利要求所详述的其他请求保护的组件结合的功能。本发明的描述已经为了例示与描述的目的而呈现，但非要将本发明穷尽于或限制在所公开的形式中。在不脱离本发明的范畴与精神的前提下，本领域普通技术人员将了解许多修正例以及变化例。具体实施例经过选择与说明来最佳阐述本发明原理及实际应用，并且让其他本领域技术人员了解本发明有多种修正以适合所考虑特定用途的多种具体实施例。上述的方法用于集成电路芯片的制造。产生的集成电路芯片可由制造者以原始晶片形式(raw wafer form)(也就是具有多个未封装芯片的单一晶片)、作为裸管芯(bare die)或已封装形式来散布。在后者案例中，芯片安置在单芯片封装体内(像是塑料载体(plastic carrier),具有引脚(lead)固定至主板或其他更高层载体)，或安置在多芯片封装体内(像是具有表面互连(surface interconnection)或埋藏互连(buriedinterconnection)任一或两者兼具的陶瓷载体)。然后在任何情况下，芯片与其他芯片、离散电路组件以及/或其他信号处理装置整合成为(a)中间产品(像是主板)，或(b)末端产品的一部分。最终产品可为包括集成电路芯片的任何产品，范围从玩具与其他低阶应用到具有显示器、键盘或其它输入设备以及中央处理器的先进计算机产品。图10显示例如在半导体集成电路IC逻辑设计、仿真、测试、布局(layout)以及制造中所使用的示范设计流程1000的方块图。设计流程1000包括用于处理设计结构或装置的制造工艺、机器及/或机构，来产生上述以及图4A至图4D、图6、图81和图91所示设计结构及/或装置的逻辑上或其他功能上的等效代表(equivalentrepresentation)。由设计流程1000处理及/或产生的设计结构可编码于机器可读取传输或储存介质上，以包括数据及/或指令，其在数据处理系统上执行或处理时，产生硬件组件、电路、装置或系统的逻辑上、结构上、机构上或功能上的等效代表。机器包括但不受限于IC设计制造工艺中使用的任何机器，像是设计、制造或仿真电路、组件、装置或系统。例如机器可包括光刻机器、产生掩模的机器及/或设备(例如电子束写入器)、仿真设计结构的计算机或设备、用于制造或测试处理的任何装置，或用于将设计结构的功能上的等效代表编程至任何介质(medium)的任何机器(例如用于编程可编程门阵列(programmablegate array)的机器)。·设计流程1000可根据所设计的代表类型而变。例如，建立应用专属集成电路(application specific IC, ASIC)的设计流程1000与设计标准部件的设计流程1000不同，或与将设计实现成可编程阵列，例如Altera inc.或Xilinx⑩〗nc.供应的可编程门阵列(programmable gatearray, PGA)或场可编程门阵列(field programmable gatearray, FPGA)的设计流程1000不同。图10例示多种这样的设计结构,包括最好由设计处理(designprocess) 1010所处理的输入设计结构(input design structure) 1020。设计结构1020为设计处理1010所产生并处理的逻辑仿真设计结构(logical simulation design structure),来产生硬件装置的逻辑上等效功能代表(logically equivalent functional representation)。设计结构1020也可或另外包含数据及/或程序指令，其由设计处理1010处理时，产生硬件装置的实体结构的功能代表。不论代表功能的及/或结构的设计特征(design feature),利用核心开发者/设计者所实施的电子计算机辅助设计(electronic computer-aideddesign, ECAD)可产生设计结构1020。当设计结构1020编码在机器可读取数据传输(machine-readabledata transmission)、门阵列(gate array)或储存介质(storagemedium)上后，设计结构1020可由设计处理1010内一个或更多个硬件及/或软件模块存取与处理，以仿真或功能性代表电子部件、电路、电子或逻辑模块、设备、装置或系统，像是图4A至图4D、图81和图91内所示的那些。如此，设计结构1020可包含档案或其他数据结构，其包括人及/或机器可读取源代码(source code)、编译过的结构及计算机可执行代码结构，其由设计或仿真数据处理系统处理时，功能性仿真或代表电路或者其他硬件逻辑设计层次。这种数据结构可包括硬件描述语言(hardware-description language,HDL)设计实体或符合及/或兼容于像是Verilog和VHDL这类低阶HDL设计语言，及/或像是C或C++这类较高阶设计语言的其他数据结构。设计处理1010较佳运用和合并硬件及/或软件模块，用于合成、转译或处理图4A至图4D、图6、图81和图91内所示部件、电路、装置或逻辑结构的设计/仿真功能等效物，以产生内含像是设计结构1020这类设计结构的网表(netlist) 1080。网表1080可包含例如，代表配线清单、分散部件、逻辑门、控制电路、I/o装置、模型等的编译或处理数据结构，其说明在集成电路设计中对其他组件与电路的连接。网表1080可使用递归处理(iterativeprocess)而被综合，其中网表1080根据装置的设计规格与参数重新合成一或更多次。如此处所述的其他设计结构类型，网表1080可被记录在机器可读取数据储存介质上，或编程至可编程门阵列(programable gate array)内。该介质可为非易失性储存介质,像是磁性或光学驱动器、可编程门阵列、CF卡(compactflash)或其他闪存。此外，或替代地，介质可为系统或高速缓存、缓冲区空间或电或光学传导装置及材料，其上数据封包可通过因特网或其他网络合适方式被传输和中间储存。设计处理1010可包括处理许多输入数据结构类型(包括网表1080)的硬件与软件模块。这种数据结构类型可位于，例如，链接库组件(library element) 1030内并且包括一组常用组件、电路和装置，其包括模型、布局与符号表示，用于给定的制造技术(例如不同技术节点，32nm、45nm、100nm等)。数据结构类型可进一步包括设计规格1040、特征数据1050、确认数据1060、设计规则1070以及测试数据文件1085，该文件可包括输入测试样式、输出测试结果以及其他测试信息。设计处理1010可进一步包括，例如，标准机械设计处理， 像是应力分析、热分析、机械事件模拟、操作处理模拟，所述操作例如是铸造(casting)、模 造(molding)以及压模成形(die press forming)等。机械设计领域的普通技术人员可在不偏离本发明范畴与精神之下了解，设计处理1010内所使用机械设计工具和应用的可能范围。设计处理1010也可包括用于执行标准电路设计处理,像定时分析(time analysis)、确认、设计规则检查、地点与路由操作(route operation)等的模块。设计处理1010运用并且合并像是HDL编译程序与仿真模型建立工具这类逻辑与实体设计工具，以将设计结构1020和某些或全部描述的支持数据结构搭配任何额外机械设计或数据(若适用)一起处理，来产生第二设计结构1090。设计结构1090以用于机械装置与结构的数据交换的数据格式(data format)(例如以IGES (初始图片交换规格)、DXF(绘图交换格式)、Parasolid XT, JT, DRG (数字光栅图形)或其他适合用来储存或呈现这种机械设计结构的任何格式而储存的信息)，而位于储存介质或可编程门阵列内。设计结构1090类似于设计结构1020，较佳包含位于传输或数据储存介质内的一个或更多个档案、数据结构或其他计算机编码数据或指令，其在由ECAD系统处理过后，产生图4A至图4D、图6、图81和图91内所示一个或更多个本发明具体实施例的逻辑性或功能性等效样式。在一个具体实施例内，设计结构1090可包含功能上仿真图4A至图4D、图6、图81和图91内所示装置的已编译、可执行的HDL仿真模型。设计结构1090也可运用用于集成电路布局数据交换的数据格式及/或符号数据格式(例如以⑶SII (⑶S2，图形数据库系统II)、GL1、0ASIS(开放艺术系统互换标准)、地图文件(map file)或其他适合用来储存这种设计数据结构的任何格式而储存的信息)。设计结构1090可包含一些信息，像是例如符号数据、地图文件、测试数据文件、设计内容文件、制造数据、布局参数、线路、金属层次、通孔、形状、通过制造线的路由数据，以及制造者或其他设计者/开发者生产上述以及图4A至图4D、图6、图81和图91内所示装置或结构所需的任何其他数据。然后设计结构1090前往阶段1095，在此，例如，设计结构1090 :进行投片(tape-out)、开始制造、送至光罩室、送至其他设计室、送回给客户等。以下通过参考根据本发明具体实施例的方法的流程图及/或方块图、设备(系统)和计算机程序产品来描述本发明的方面。应当理解，流程图及/或方块图中的每一方块以及流程图及/或方块图中方块的组合都可由计算机程序指令来实施。这些计算机程序指令可提供给通用计算机、专用计算机或其他可编程数据处理设备的处理器，来产生机器，使得通过计算机或其他可编程数据处理设备的处理器所执行的指令，产生用于实施流程图及/或方块图中方块所指定功能/动作的装置。附图内的流程图和方块图说明根据本发明许多具体实施例的系统、方法和计算机程序产品可能实施的架构、功能和操作。如此，流程图或方块图内每一方块都可代表模块、区段或程序代码部分，这程序代码部分可包含一个或更多个可执行指令来实施特定逻辑功能。还应该注意，在某些替代实施当中，方块内提到的功能可以不依照附图内顺序来执行。例如两连续显示的方块实际上可同时执行，或有时可颠倒顺序执行，这取决于所牵涉到的功能。还应该注意，使用执行特殊功能或动作的专用的基于硬件的系统，或者专用硬件与计算机指令的组合，以实施方块图及/或流程图的每一方块以及方块图及/或流程图内方块 的组合。
权利要求
1.一种集成电子存储器单元设备，具有实质上平坦表面，包含 第一导电电极区，所述第一导电电极区的长度大于其宽度，并且具有与所述长度对准的轴； 第二导电电极区，具有与所述第一导电电极区的所述轴成角度的边缘；以及 绝缘体区，在所述第一导电电极区的末端与所述第二导电电极区的所述边缘之间提供横向分隔距离，所述绝缘体区包括绝缘体膜的至少一部分，并且所述横向分隔距离根据所述绝缘体膜的所述厚度而定。
2.如权利要求I的设备，其中所述第一导电电极区的所述宽度根据第一沉积材料层的厚度而定。
3.如权利要求2的设备，其中所述第一沉积材料层为钛、钨、氮化钛以及氮化钛铝的其中之一。
4.如权利要求I一 3中任一项的设备，还包含储存材料的层，其至少部分覆盖所述第一导电电极区和所述第二导电电极区。
5.如权利要求4的设备，其中所述储存材料为相变材料。
6.如权利要求4或5的设备，其中储存材料的所述层被图案化。
7.如权利要求I一 6中任一项的设备，其中所述角度实质上为直角。
8.如权利要求I一 6中任一项的设备，其中所述角度介于20度与80度之间。
9.一种操作相变存储器的方法，所述方法包含 初始化存储器单元，所述存储器单元包含第一导电电极，所述第一导电电极的长度大于其宽度，并具有对准所述长度的轴；第二导电电极，其具有与所述第一导电电极的所述轴成角度的边缘；绝缘体，于所述第一导电电极的末端与所述第二导电电极的所述边缘之间提供分隔距离；以及相变材料，其覆盖大部分所述第一导电电极与至少一部分所述第二导电电极，上述初始化包含 在所述相变材料内建立第一非晶材料区，所述第一非晶材料区覆盖所述相变材料的大部分面积； 利用结晶化一部分所述第一非晶材料区，而在所述第一非晶材料区内建立活性结晶材料区；以及 利用在所述活性结晶材料区内建立第二非晶材料区，而将信息储存在所述存储器单元内。
10.如权利要求9的方法，还包含 将大于后续所施加的电脉冲的电脉冲施加于所述存储器单元，其中通过所述第一导电电极与所述第二导电电极的至少其中之一施加所述电脉冲。
11.如权利要求9或10的方法，其中初始化存储器单元的步骤包括初始化单电平单元的步骤。
12.如权利要求9或10的方法，其中初始化存储器单元的步骤包括初始化多电平单元的步骤。
13.如权利要求9一 12中任一项的方法，其中在所述第一非晶材料区内建立活性结晶材料区的步骤进一步包含调整所述活性结晶材料区的尺寸以获得指定的单元电阻。
14.如权利要求9一 13中任一项的操作相变存储器的方法，所述方法还包含使用一个或更多个电脉冲，改变相变材料内的非晶材料区的尺寸。
15.如权利要求14的方法，其中 改变非晶相变材料区的尺寸包括通过施加第一电脉冲增加所述尺寸，其中通过所述第一导电电极与所述第二导电电极的至少其中之一施加所述第一电脉冲，所述第一电脉冲具有以下的至少之一大于之前所施加的电脉冲幅度的幅度；以及短于之前所施加的电脉冲周期的周期。
16.如权利要求14或15的方法，其中 改变非晶相变材料区的尺寸包括通过施加第二电脉冲于所述存储器单元减少所述尺寸，其中通过所述第一导电电极和所述第二导电电极的至少其中之一施加所述第二电脉冲，所述第二电脉冲具有以下的至少之一小于所述之前所施加的电脉冲幅度的幅度，以及长于所述之前所施加的电脉冲周期的周期。
17.一种在基板上制造相变存储器单元的方法，所述方法包含 在所述基板内蚀刻第一沟渠； 在所述第一沟渠内沉积第一导体层； 在所述第一沟渠内的所述第一导体层之上沉积第一绝缘体层； 在所述基板内与所述第一沟渠成角度地蚀刻第二沟渠，； 在所述第二沟渠内沉积第二绝缘体层； 在所述第二沟渠内的所述第二绝缘体层之上沉积第二导体层；以及 沉积相变材料，所述相变材料与所述第一导体层和所述第二导体层接触。
18.如权利要求17的方法，其中所述基板为晶片，包括用于提供至所述相变存储器单元的接入的底部接点，并且其中在所述基板内蚀刻第一沟渠的步骤露出所述底部接点。
19.如权利要求17或18的方法，包括蚀刻第一沟渠或第二沟渠的步骤，其中所述第一沟渠与所述第二沟渠的至少其中之一不直。
20.如权利要求17- 19中任一项的方法，包括沉积第一绝缘体层的步骤，其中所述第一绝缘体层填充所述第一沟渠。
21.如权利要求17- 20中任一项的方法，包括沉积第二导体层的步骤，其中所述第二导体层填充所述第二沟渠。
22.如权利要求17- 21中任一项的方法，包括沉积第二导体层的步骤，其中所述第二导体层不填充所述第二沟渠，并且所述方法还包括在所述第二沟渠中沉积第三绝缘体层以填充所述第二沟渠。
23.一种在机器可读取介质内实质具体实施的设计结构，用于设计、制造或测试集成电路，所述设计结构具有实质上平坦表面，所述设计结构包括 第一导电电极区，所述第一导电电极区的长度大于其宽度，并且具有与所述长度对准的轴； 第二导电电极区，具有与所述第一导电电极区的所述轴成角度的边缘；以及 绝缘体区，在所述第一导电电极区的末端与所述第二导电电极区的所述边缘之间提供横向分隔距离，所述绝缘体区包括绝缘体膜的至少一部分，并且所述横向分隔距离根据所述绝缘体膜的所述厚度而定。
24.如权利要求23的设计结构，还包含储存材料的层，其至少部分覆盖所述第一导电电极和所述第二导电电极。
25.如权利要求24的设计结构，其中所述储存材料为相变材料。
26.一种计算机程序，包括储存在计算机可读介质上的计算机程序代码，所述计算机程序代码当被加载到计算机系统中并于其上执行时，使得所述计算机系统执行根据权利要求9-16中的任一项的方法的所有步骤。
全文摘要
一种具有并行电路径的平面相变存储器单元。该存储器单元包括第一导电电极区，第一导电电极区的长度大于其宽度，并具有与该长度对准的轴。该存储器单元还包括第二导电电极区，第二导电电极区具有与该第一导电电极区的该轴成一角度的边缘。该存储器单元另包括绝缘体区，其在该第一导电电极区的末端与该第二导电电极区的该边缘之间提供横向分隔距离，该绝缘体区包括绝缘体膜的至少一部分，并且该横向分隔距离根据该绝缘体膜的厚度而定。
文档编号H01L45/00GK102918675SQ201180025517
公开日2013年2月6日 申请日期2011年6月24日 优先权日2010年6月25日
发明者J·P·卡里迪斯, M·M·弗兰西斯奇尼 申请人:国际商业机器公司