固体摄像器件的制作方法

专利名称：固体摄像器件的制作方法
技术领域：
本发明是涉及一种在具有岛状半导体构造的半导体内具备形成有沟道(channel)区域的SGT (Surround Gate Transistor)的固体摄像器件，且涉及一种具有画素(pixel)及驱动输出电路的固体摄像器件。
背景技术：
目前，CMOS固体摄像器件是广泛用于视讯摄影机(video camera)、静物摄影机(still camera)等。该等固体摄影器件的构成是包括有画素、及连接于画素的驱动输出电路。并且，是恒常的要求固体摄像器件的高画素密度化、高分辨率化、彩色(color)摄像的低混色化、高感度化等性能提升。对此，为了实现固体摄像器件的高分辨率化是进行画素高密度化等的技术革新。图8A至图8D是显示习知例的固体摄像器件。图8A是显示习知例的于一个岛状半导体100构成一个画素的固体摄像器件的剖面构造图(例如，参照专利文献I)。如图8A所示，于构成该画素的岛状半导体100中，在衬底101上形成有信号线N+区域102 (于下述，将“N+区域”设为含有较多施体(donor)杂质的半导体区域。)。该信号线N+区域102上形成有P区域103 (于下述，将含有受体(acceptor)杂质的半导体区域设为“P区域”。)，绝缘层104是形成于该P区域103的外围部，并隔着该绝缘层104形成有栅极(gate)导体层105。于该栅极导体层105的上方部位的P区域103的外围部是形成有N区域(于下述，将含有施体杂质的半导体区域设为“N区域”。)106。于该N区域106及P区域103上，是在岛状半导体100的上部形成有P+区域(于下述，将含有较多受体杂质的半导体区域设为“P+区域”。)107。该P+区域107是连接于画素选择线导体层108。上述绝缘层104是以围绕岛状半导体100的外围部的状态互相连接。同样地，栅极导体层105也以围绕岛状半导体100的外围部的状态互相连接。就本固体摄像器件而言，是从位于岛状半导体100上面的P+区域107侧照射射入光。于岛状半导体100内，是形成有由P区域103及N区域106所构成的光电二极管(photodiode)区域,且借由该光照射，于该光电二极管区域的光电变换区域产生信号电荷(于此是为自由电子)。并且，该信号电荷是积蓄于光电二极管区域的N区域106。再者，于岛状半导体100内，是构成有将该N区域106作为栅极、将P+区域107作为源极(source)、且将信号线N+区域102附近的P区域103作为漏极(drain)的接面晶体管(junctiontransistor)。并且，接面晶体管的漏极/源极间电流(输出信号)，是对应于积蓄在N区域106的信号电荷量并变化，且从信号线N+区域102取出至外部并被读出。再者，在岛状半导体100内是形成有将光电二极管区域的N区域106作为源极、将栅极导体层105作为重置栅极(reset gate)、将信号线N+区域102作为漏极、将N区域106与信号线N+区域102间的P区域103作为沟道的重置MOS晶体管(于下述，将该栅极导体层称为“重置栅极导体层”。)。并且，借由将正/导通电压(plus / on电压)施加于重置MOS晶体管的重置栅极导体层105，而在信号线N+区域102除去积蓄于该N区域106的信号电荷。该固体摄像器件的摄像动作是包含以下动作。也，包含有:信号电荷积蓄动作，在将接地(ground)电压(OV)施加于信号线N+区域102、重置栅极导体层105、及P+区域107的状态下，将借由从岛状半导体100的上面射入的光线的照射而产生于光电变换区域(光电二极管区域)的信号电荷积蓄于N区域106 ;信号电荷读出动作,在将接地电压施加于信号线N+区域102及重置栅极导体层105，并将正电压施加于P+区域107的状态下，将借由因应积蓄信号电荷量而变化的N区域106的电位所调变的接面晶体管的源极/漏极电流作为信号电荷来读出；以及重置动作，在该信号电荷读出动作之后，于将接地电压施加于P+区域107，并将正电压施加于重置栅极导体层105及信号线N+区域102的状态下，于信号线N+区域102去除积蓄于N区域106的信号电荷。图8B是显示在二维状地排列有构成画素的岛状半导体Pll至P33(对应于图8A的岛状半导体100。)的画素区域的周围具有驱动输出电路的固体摄像器件的示意平面图(例如，参照专利文献2)。如图8B所示，于信号线N+区域102a、102b、102c (对应于图8A的102)上是形成有构成画素的岛状半导体Pll至P33。按每个画素岛状半导体Pll至P33的水平行(row)是连接形成有画素选择线导体层108a、108b、108c (对应于图8A的108。)，并连接于设于画素区域的周围的画素选择线垂直扫描电路110。同样地，按每个构成画素的岛状半导体Pll至P33的水平行连接形成有重置栅极导体层105a、105b、105c (对应于图8A所示的栅极导体层105。)，且连接于设于画素区域的周围的重置线垂直扫描电路112。该重置线垂直扫描电路112是由连接于各重置栅极导体层105a、105b、105c的SGT所构成的CMOS反向器(invertor)电路113a、113b、113c、及连接于该CMOS反向器电路113a、113b、113c的移位寄存器(shift register) 114所构成。并且,该CMOS反向器电路113a、113b、113c是呈现使用例如二个P沟道SGT及一个N沟道SGT的构成。在从移位寄存器114对CMOS反向器电路113a、113b、113c的输入端子施加低阶(level)电压时，是从输出端子对重置栅极导体层105a、105b、105c施加重置/导通电压(reset / on电压)Vrh,另一方面，在施加高阶电压时，从输出端子对重置栅极导体层105a、105b、105c施加重置/关闭电压(reset / off电压)Vkl。开关(switch) SGT115a、115b、115c 是连接于各信号线 N+区域 102a、102b、102c 的下方部位，各开关SGT115a、115b、115c的栅极是连接于信号线水平扫描电路116。并且，各开关SGT115a、115b、115c的漏极是连接于输出电路117。在信号电荷积蓄动作时施加接地电压(=0V)、在信号电荷读出动作时施加浮动(floating)、在信号电荷去除动作时施加重置电压Ved的开关电路118a、118b、118c，是以连接于各信号线N+区域102a、102b、102c的上部的方式而形成。在此，所谓SGT(Surrounding Gate Transistor,环绕栅极晶体管)，是指在娃(silicon)柱外围隔着栅极绝缘层形成栅极导体层的构造的晶体管。信号线N+区域102a、102b、102c在借由从信号线水平扫描电路116对开关SGT115a、115b、115c的栅极施加关闭电压，且开关电路118a、118b、118c成为接地电压侧，而成为接地电压的状态、在将重置/关闭电压AV施加于重置栅极导体层105a、105b、105c的状态、及将接地电压施加于画素选择线导体层108a、108b、108c的状态下来进行信号电荷积蓄动作。
在将重置/关闭电压V&施加于重置栅极导体层105a、105b、105c，将高阶电压施加于要读出的画素的画素选择线导体层108a、108b、108c，且将导通电压施加于连接于要读出的画素的信号线N+区域102a、102b、102c的开关SGT115a、115b、115c的栅极，并在开关电路118a、118b、118c的输出端子为浮动、输出电路117的输入端子为低阶电压的状态中，借由将要读出的画素的接面晶体管的源极/漏极电流取入输出电路117来进行信号电荷读出动作。在全画素选择线导体层108a、108b、108c为接地电压，且全开关SGT115a、115b、115c成为关闭的状态下，借由将重置/导通电压施加于连接于将积蓄信号电荷去除的画素的岛状半导体Pll至P33的重置栅极导体层105a、105b、105c，且开关电路118a、118b、118c的输出端子成为重置电压Vkd来进行信号电荷去除动作。于图SC是显示图SB中以二点链线所围绕的区域A的示意平面图。构成画素的岛状半导体Pll是形成于信号线N+区域102a上，构成CMOS反向器电路113a的N沟道SGT的岛状半导体119a是形成于第一半导体层120a上，构成P沟道SGT的岛状半导体11%、119c是形成于第二半导体层120b上。以连接于构成N沟道SGT的岛状半导体119a的下方部位的方式，P井(well)区域121a形成于第一半导体层120a的上部(就附图而言为重叠)。并且，以连接于构成P沟道SGT的岛状半导体119b、119c的下方部位的方式，N井区域121b形成于第二半导体层120b的上部(就附图而言为重叠)。位于P井区域121a内，是形成有构成N沟道SGT的岛状半导体119a的下方部位，及与该部位连接的N+区域112a。并且，位于N井区域121b内，是形成有构成P沟道SGT的岛状半导体119b、119c的下方部位，及与该部位连接的P+区域112b。N沟道SGT的漏极N+区域123a形成于用于N沟道的岛状半导体119a的上部,且该漏极N+区域123a是经由接触孔(contact hole) 124a而连接于施加重置/关闭电压的第一层金属配线层125a (以一点链线记载)。并且，P沟道SGT的漏极P+区域123b、123c是形成于用于P沟道的岛状半导体119b、119c的上部，且该漏极P+区域123b、123c是经由接触孔124b、124c而连接于施加重置/导通电压Vkh的第一层金属配线层125b (以一点链线记载)。N沟道SGT与P沟道SGT栅极导体层126是形成为相连接，且该栅极导体层126是经由接触孔127a而连接于连接在移位寄存器114的第一层金属配线层125c (以一点链线记载)。构成画素的岛状半导体Pll的重置栅极导体层105a及P沟道SGT的漏极P+区域122b是经由接触孔127e、127f，并借由第一层金属配线层125e予以连接(以一点链线记载)。并且，P沟道SGT的源极P+区域122b及N沟道SGT的漏极N+区域122a是经由接触孔127b、127d，并借由第一层金属配线层125b (以一点链线记载)予以连接。P井区域121a是经由接触孔127c而连接于位于第一层金属配线层125a、125b、125c、125d、125e的上部的第二层金属配线层128a(以虚线记载)。并且，N井区域121b是经由接触孔127e而连接于位于第一层金属配线层125a、125b、125c、125d、125e的上部的第二层金属配线层128b (以虚线记载)。图8D是显示沿着图8CB-B’线的剖面构造图。构成画素的岛状半导体Pll的剖面构造，是为与图8A所示者相同。在衬底100 (例如SiO2层)上，是形成有画素的信号线N+区域102a、第一半导体层120a、及第二半导体层120b。构成画素的岛状半导体Pll是形成于信号线N+区域102a上，构成N沟道SGT的岛状半导体119a是形成于第一半导体层上120a，构成P沟道SGT的岛状半导体119b、119c是形成于第二半导体层120b上。P井区域121a是形成于第一半导体层120a的上部，N井区域121b是形成于第二半导体层120b的上部。在属于P井区域121a上部，且构成N沟道SGT的岛状半导体119a的下方部位，是形成有源极N+区域122a。并且，在属于N井区域121b上部且构成P沟道SGT的岛状半导体11%、119c的下方部位，是形成有源极P+区域122b。在构成N沟道SGT的岛状半导体119a的上部是形成有漏极N+区域123a。并且，在构成P沟道SGT的岛状半导体119b、119c的上部是形成有漏极P+区域123b、123c。在构成N沟道SGT的岛状半导体119a的源极/漏极N+区域122a、123a之间，N沟道SGT的沟道是为P区域131a，而在构成P沟道SGT的岛状半导体的源极/漏极P+区域122b与123b、123c之间，P沟道SGT的沟道是为N区域131b、131c。构成N沟道SGT的岛状半导体119a的外围部是形成有N沟道SGT栅极绝缘层129a，且以连接该N沟道SGT栅极绝缘层129a的方式于第一半导体层120a外围形成有绝缘层132a。并且，在构成P沟道SGT的岛状半导体119a、119c的外围部形成有P沟道SGT栅极绝缘层129b、129c，且于连接于构成该P沟道SGT的栅极绝缘层129b、129c的第二半导体层120b的外围部是形成有绝缘层132b。连接于构成画素的岛状半导体Pll的外围部的重置MOS晶体管的重置栅极导体层105a，是经由接触孔127f而连接于第一层金属配线层125e,且该第一层金属配线层125e是经由接触孔127b而连接于连接在构成P沟道SGT的岛状半导体119b、119c的下方部位的源极P+区域122b。N沟道SGT及P沟道SGT栅极导体层126是与构成N沟道SGT的岛状半导体119a及构成P沟道SGT的岛状半导体119b、119c之间、连接于该等栅极绝缘层129b、129c的外围，并经由接触孔127a，而连接于连接在移位寄存器电路的第一层金属配线层125c。漏极N+区域123a是经由接触孔124a而连接于施加有重置/关闭电压V&的第一层金属配线层125a。并且，P沟道SGT的漏极P+区域123b、123c是经由接触孔124b、124c而连接于施加有重置/导通电压Vkh的第一层金属配线层125b。于构成第一半导体层120a、第二半导体层120b、信号线N+区域102a、N沟道SGT的岛状半导体119a、构成P沟道SGT的岛状半导体119b、119c、构成画素的岛状半导体11之间、于衬底100上是形成有第一层间绝缘层130a、第二层间绝缘层130b、第三层间绝缘层130c、第四层间绝缘层130d、第五层间绝缘层130e。画素的重置栅极导体层105a是配线于第一层间绝缘层130a上，P沟道/ N沟道SGT栅极导体层126是配线于第二层间绝缘层130b上，画素选择线导体层108a是配线于第三层间绝缘层130d上,第一层金属配线层125a、125b、125c、125e是形成于第四层间绝缘层130d上，而连接于P井区域121a的第二层金属配线层128a、及连接于N井区域121b的第二层金属配线层128b是形成于第五层间绝缘层130e上。如图8D的剖面构造图所示，构成画素的岛状半导体Pll的重置MOS晶体管的重置栅极导体层105a是位于构成画素的岛状半导体Pll的底部，相对于此，CMOS反向器电路113a的SGT栅极导体层126是位于第一 /第二半导体层120a、120b上的构成SGT的岛状半导体119a、119b、119c的底部。构成画素的岛状半导体Pll的光电ニ极管区域，是为了使从构成画素的岛状半导体Pll的上面所射入的光在该光电ニ极管区域有效率地予以吸收，而必须要有2.5至3 ii m的高度(參照非专利文献I)。相对于此，重置栅极导体层105a及SGT栅极导体层126的高度只要为0.1 ii m左右，或该高度以下即可。通常，首先将与在信号线N+区域102a加上构成画素的岛状半导体Pll的厚度为相同厚度的半导体层120a、120b，予以形成于包含CMOS反向器电路113a的驱动输出电路区域，之后再形成构成画素的岛状半导体Pll及构成SGT的岛状半导体119a、119b。因此，在构成画素的岛状半导体Pll的重置栅极导体层105a及SGT栅极导体层126的高度方向的位置，是必然地产生大致构成画素的岛状半导体Pll的高度差异。并且，由于重置栅极导体层105a是形成于第一层间绝缘层130a上，SGT栅极导体层126是形成于第ニ层间绝缘层130b上，故重置栅极导体层105a及SGT栅极导体层126是必然地必须个别形成。同样地，信号线N+区域102a及N沟道SGT的源极N+区域122a必须个别形成。因此，该固体摄样器件的制造是除了形成构成画素的岛状半导体Pll的构造以外，也需要有形成构成驱动输出电路的SGT的步骤。此乃导致本固体摄像器件的良率下降、以及增加成本(cost)。并且，就图8C、图8D而言，于第一 /第二半导体层120a、120b的上部是形成有P井区域121a、N井区域121b。由于存在有P井区域121a及N井区域121b，故例如可防止由于射入第一/第二半导体层120a / 120b的泄漏光所产生的电流流入N沟道SGT的源极N+区域122a及P沟道SGT的源极P+区域122b，而使CMOS反向器电路113a的错误动作不易产生。再者，借由对经由接触孔127c、127e而与P井区域121a及N井区域121b连接的第二层金属配线层128a、128b施加例如接地电压，而从电性浮动的第一 /第二半导体层120a、120b分离N沟道SGT的源极N+区域122a及P沟道SGT的源极P+区域122b，借此可更稳定地使CMOS反向器电路113a运作。由于N沟道/ P沟道SGT也形成于该CMOS反向器电路113a以外的驱动输出电路的重置线垂直扫描电路112的移位寄存器114、画素选择扫描电路110、水平扫描电路116、输出电路117、开关SGT115a、115b、115c、及开关电路118a、118b、118c，故产生导致上述的本固体摄像器件的良率下降、増加成本的问题。(先前技术文献)(专利文献)专利文献1:国际公开第2009 / 034623号专利文献2:日本特开2009-182317号公报(非专利文献)非专利文献1:G.Agranov, R.Mauritzson, J.Ladd, A.Dokoutchaev, X.Fan, X.Li, Z.Yin, R.Johnson, V.Lenchenkov, S.Nagaraja, ff.Gazeley, J.Bai, H.Lee,沈泽义顺；“CMOS影像传感器的画素大小縮小及特性比絞”，映像信息媒体(media)学会报告，ITE技术报告第33卷，第38期，9-12页(9月，2009)

发明内容
(发明所欲解决的问题)于习知的固体摄像器件中，构成画素的岛状半导体Pll的重置MOS晶体管的重置栅极导体层105a是位于构成画素的岛状半导体Pll的底部，相对于此，驱动输出电路的SGT栅极导体层126，是位于与构成画素的岛状半导体Pll上表面大致相同高度的构成第一/第二半导体层120a、120b上的SGT的岛状半导体119a、119b。重置MOS晶体管的重置栅极导体层105a与驱动输出电路的SGT栅极导体层126的高度差，就构成画素的岛状半导体Pll的光电ニ极管区域而言所需要者为较大的2.5至3pm。并且，重置MOS晶体管的重置栅极导体层105a及驱动输出电路的SGT栅极导体层126是形成于不同的层间绝缘层130a、130b上。因此，必然地，必须个别地形成重置MOS晶体管的重置栅极导体层105a及驱动输出电路的SGT栅极导体层126。同样地，也必须个别形成信号线N+区域102a及N沟道SGT的源极N+区域122a。因此，于固体摄像器件的制造中，除了形成构成画素的岛状半导体Pll的构造的步骤以外，也需要形成驱动输出电路的SGT的步骤。这导致本固体摄像器件的良率下降、及増加成本。相对于此，在将构成画素的岛状半导体Pll及构成驱动输出电路的SGT形成于相同村底100上的固体摄像器件中，是要求有可抑制良率下降及成本増加的固体摄像器件。本发明为有鉴于上述的情事所研创者，目的在于实现ー种固体摄像器件，是可抑制良率下降及成本増加。(解决问题的手段)为了达成上述目的，本发明的固体摄像器件是具有配置为ニ维状的画素、以及驱动所述画素并读出来自所述画素的信号的驱动输出电路者，其特征在干:所述画素是具有形成于衬底上的第一岛状半导体；所述驱动输出电路是具有在所述衬底上以成为与所述第一岛状半导体相同高度的方式而形成的至少ー个第二岛状半导体；所述第一岛状半导体是具有:第一半导体区域，是形成于所述第一岛状半导体的底部；第二半导体区域，是形成干所述第一半导体区域上，且包括与所述第一半导体区域为相反导电型、或本质(intrinsic)型的半导体；第一栅极绝缘层，是形成于所述第二半导体区域的下部外围；第一栅极导体层，是以围绕所述第一栅极绝缘层的方式而形成；第三半导体区域，是形成于相邻接于所述第一栅极导体层的所述第二半导体区域的外围部，且包括与所述第一半导体区域为相同导电型的半导体；以及第四半导体区域，是形成于所述第三半导体区域及所述第二半导体区域上，且包括与所述第一半导体区域为相反导电型的半导体；所述第二岛状半导体是具有:第五半导体区域，是形成于所述第二岛状半导体的下部；第六半导体区域，是形成于所述第五半导体区域上，且包括与所述第五半导体区域为相反导电型、或本质型的半导体；第二栅极导体层，是以围绕形成于所述第六半导体区域的外围的第二栅极绝缘层的方式来形成；以及第七半导体区域，是以邻接于所述第二栅极导体层、并位于所述第二半导体区域的上方的方式来形成于所述第六半导体区域上；且所述第一栅极导体层的底部及所述第二栅极导体层的底部是位于相同面上。可将所述第一栅极导体层及所述第二栅极导体层的高度设成互为相同。所述第二栅极导体层可包括以围绕多个所述第二岛状半导体中的一部分所述第ニ岛状半导体的方式而形成的第三栅极导体层、以及于多个所述第二岛状半导体中，以围绕与所述第三栅极导体层所围绕的所述第二岛状半导体不同的所述第二岛状半导体的方式而形成、且包括与所述第三栅极导体层不同的材料的第四栅极导体层。可将所述第三栅极导体层及所述第四栅极导体层的高度设成互为不同。可将所述第三栅极导体层及所述第四栅极导体层的高度设成互为相同。于所述第二岛状半导体中，所述第七半导体区域是形成于所述第六半导体区域上，且于所述第七半导体区域上是形成有包括硅化物(silicide)层或金属层的导体层。于所述第二岛状半导体中，可设为以围绕所述第六半导体区域的方式来设置金属层。
可设为具有:所述第一岛状半导体及所述第二岛状半导体；以及第三岛状半导体，是形成为与该第一及第ニ岛状半导体相同的高度；以围绕所述第一岛状半导体的方式而形成的所述第一栅极导体层、及以围绕所述第二岛状半导体的方式而形成的所述第二栅极导体层之中至少其中一方，是以围绕所述第三岛状半导体的方式延伸；且所述第一栅极导体层及所述第二栅极导体层之中至少其中一方，是在所述第三岛状半导体的下方部位与形成于所述第三岛状半导体的内部的导体层电性连接。可设为形成于所述第三岛状半导体的内部的导体层，是在所述第三岛状半导体的下方部位与所述第一半导体区域及所述第五半导体区域中的至少一方连接。(发明效果)依据本发明可提供ー种固体摄像器件，是可达成画素高聚积化、高灵敏化、低成本化。


图1A是为用以针对本发明第I实施形态的固体摄像器件的画素及CMOS反向器电路进行说明的示意电路图。图1B是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路进行说明的示意平面图。图1C是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路进行说明的剖面构造图。图2A是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图2B是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图2C是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图2D是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图2E是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图2F是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图2G是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图2H是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图21是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图2J是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。
图2K是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图2L是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图2M是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图2N是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图2P是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图2Q是为用以针对第I实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图3A是为用以针对本发明第2实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图3B是为用以针对第2实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图3C是为用以针对第2实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图3D是为用以针对第2实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图3E是为用以针对第2实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图3F是为第2实施形态的固体摄像器件的画素及CMOS反向器电路的剖面构造图。图4A是为用以针对本发明第3实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图4B是为用以针对第3实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图4C是为用以针对第3实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图4D是为第3实施形态的固体摄像器件的画素及CMOS反向器电路的剖面构造图。图5是为本发明第4实施形态的固体摄像器件的画素及CMOS反向器电路的剖面构造图。图6是为本发明第5实施形态的固体摄像器件的画素及CMOS反向器电路的剖面构造图。图7A是为用以针对本发明第6实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图7B是为用以针对第6实施形态的固体摄像器件的画素及CMOS反向器电路的制造方法进行说明的剖面构造图。图7C是为第6实施形态的固体摄像器件的画素及CMOS反向器电路的剖面构造图。图8A是为习知例的固体摄像器件的画素剖面构造图。图8B是为习知例的固体摄像器件的示意平面图。图8C是为习知例的固体摄像器件的画素及CMOS反向器电路的示意平面图。图8D是为习知例的固体摄像器件的画素及CMOS反向器电路的剖面构造图。其中，附图标记说明如下:1、21衬底3a、31aSGT源极N+区域(源极用板状半导体N+区域)3b >3 IbSGT源极P+区域(源极用板状半导体P+区域)4aa、4bbP沟道 SGT4ccN沟道 SGT6a、6b、6c、6 d、35a、35b、35c、35d栅极绝缘层7a、36a栅极导体层8a漏极N+区域8b、8c漏极 P+区域9a、9b、lla、llb、llc接触孔10P+ 区域12a、12b、12c、12d、12e、51a、51b、51c、51d、51e第一层金属配线层14a、34a第一层间绝缘层14b, 34b第二层间绝缘层14c、34c第三层间绝缘层14d、34d第四层间绝缘层14e、34e第五层间绝缘层16、52第二层金属配线层23a、23b、23c、2d、25a、25b、25c、25d、27a、27b、27c、27d、39SiO2层(氧化硅层)24a、24b、24c、24e、38、40、43、55、55a、55b SiN 层31c、102a信号线 N+区域32、37a、37b、41、56a、56b光阻剂层33a、33dP 区域33b、33cN 区域36导体层36a、57a、58a栅极导体层36b、57b重置栅极导体层
42a、42b、42c含有施体或受体杂质的SiO2
层43光电ニ极管N区域55a、55b、55c硅化物层58a、58b、58c、62、Cu 层105a、36b重置栅极导体层108a画素选·择线导体层
具体实施例方式于下述针对本发明第I实施形态的固体摄像器件參照附图进行说明。(第I实施形态)于下，一面參照图1A至图1C，一面针对本发明第I实施形态的固体摄像器件进行说明。本实施形态的固体摄像器件的示意平面图是与图SB所示者相同。于图1A是显示图8B所示的固体摄像器件的示意平面图的以ニ点链线所围绕的区域A的示意电路图。重置栅极导体层105a是连接于由ニ个P沟道SGT4aa及ー个N沟道SGT4cc所构成的CMOS反向器电路113a，该反向器电路113a是连接于移位寄存器114。并且，从移位寄存器114对该CMOS反向器电路113a的输入端子施加低阶电压吋，是从输出端子对重置栅极导体层105a施加重置/导通电压Veh，而从移位寄存器114对CMOSl 13a的输入端子施加高阶电压吋，是从输出端子对重置栅极导体层105a施加重置/关闭电压VRI；。图1B显示图1A的示意平面图。于氧化硅衬底(SiO2衬底)I上形成有画素区域的信号线N+区域102a、CMOS反向器电路113a区域的N沟道SGT4cc的源极用板状N+区域3a、及P沟道SGT4aa、4bb的源极用板状P+区域3b。再者，于信号线N+区域102a上是形成有构成画素的岛状半导体P11，于源极用板状N+区域3a上是形成有构成N沟道SGT4CC的岛状半导体4a，而于P沟道SGT4aa、4bb的源极用板状P+区域3b上是形成有构成P沟道SGT4aa、4bb的岛状半导体4b、4c。以围绕构成N沟道SGT4cc的岛状半导体及构成P沟道SGT4aa、4bb的岛状半导体的方式，形成有连续的栅极导体层7a，且形成有围绕构成画素的岛状半导体Pll并朝水平方向连接的重置栅极导体层105a。栅极导体层7a上是形成有接触孔9a，栅极导体层7a是经由该接触孔9a而连接于移位寄存器114所连接的第一层金属配线层12a (—点链线)。并且，于重置栅极导体层105a上是形成有接触孔％，重置栅极导体层105a是经由接触孔9b而连接于第一层金属配线层12e ( 一点链线)。于N沟道SGT4cc的源极用板状N+区域3a与P沟道SGT4aa、4bb的源极用板状P+区域3b的边界上是形成有接触孔9c，且经由该接触孔9c，N沟道SGT4cc的源极用板状N+区域3a及P沟道SGT4aa、4bb的源极用板状P+区域3b是连接于第一层金属配线层12e ( 一点链线)。在位于构成N沟道SGT4cc的岛状半导体4a的上部的漏极N+区域8a上是形成有接触孔11a，而在位于构成P沟道SGT4aa、4bb的岛状半导体4b的上部的漏极N+区域8b、8c上是形成有接触孔llb、llc。并且，漏极N+区域8a是经由接触孔Ila而连接于施加有重置低阶电压Vrl的第一层金属配线层12b，而漏极P+区域8b、8c是经由接触孔IlbUlc而连接于施加有重置高阶电压Veh的第一层金属配线层12c、12d( 一点链线)。该等第一层金属配线层12c、12d是连接于施加有重置导通电压Vkh的第二层金属配线层14(虚线)。于图1C是显示沿着图1B的A-A’线的剖面构造图。构成画素的岛状半导体Pll的剖面构造是与图8D所示者相同。于衬底I (例如SiO2层)上是形成有画素的信号线N+区域102a、N沟道SGT4cc的源极N+区域3a、P沟道SGT4aa、4bb的源极P+区域3b。构成画素的岛状半导体Pll是形成于信号线N+区域102a上，构成N沟道SGT4cc的岛状半导体4a是形成于源极半导体层N+区域3a上,而构成P沟道SGT4aa、4bb的岛状半导体4a、4b是形成于源极P+区域3b上。源极N+区域3a是连接于构成N沟道SGT4cc的岛状半导体4a的下方部位，并且源极P+区域3b是连接于构成P沟道SGT4aa、4bb的岛状半导体4b、4c的下方部位。N沟道SGT4cc的沟道P区域5a是连接于源极N+区域3a上，P沟道SGT4aa、4bb的沟道N区域5b、5c是连接于源极P+区域3b上，而重置MOS晶体管的沟道、成为接面晶体管的漏极的P区域是连接于画素的信号线N+区域2上(该等沟道半导体区域5a、5b、5c，及构成画素的岛状半导体Pll的P区5d域也可为本质型)。在连接于源极N+区域3a的构成N沟道SGT4cc的岛状半导体4a的外围部，是形成有N沟道SGT4cc的栅极绝缘层6a，而在连接于源极P+区域3b的构成P沟道SGT4aa、4bb的岛状半导体4b、4c的外围部是形成有P沟道SGT4aa、4bb的栅极绝缘层6b、6c。再者，在连接于画素的信号线N+区域102a的构成画素的岛状半导体Pll的外围部是形成有重置MOS栅极绝缘部6d。在包含N沟道SGT4cc栅极绝缘层6a及P沟道SGT4aa、4bb的栅极绝缘层6b、6c的外围部，在形成于衬底I上的第一层间绝缘层14 a上，是连接地形成有N沟道/ P沟道SGT4aa、4bb、4cc的栅极导体层7a。同样地，画素重置栅极导体层105a是包含重置MOS的栅极绝缘膜6d的外围部而连接地形成于第一层间绝缘层14a上。在邻接于N沟道SGT4cc栅极导体层7a的上部的构成N沟道SGT4CC的岛状半导体4a内是形成有漏极N+区域8a，同样地，在P沟道SGT4aa、4bb栅极导体层7a邻接于上部的构成P沟道SGT4aa、4bb的岛状半导体4b、4c内是形成有漏极P+区域8b、8c。再者，在画素的重置栅极导体层105a邻接于上部的构成画素的岛状半导体PU内，是形成有由P区域5d、及围绕该P区域5d而形成的N区域8d所构成的光电ニ极管区 域。N沟道SGT4cc的漏极N+区域8a、P沟道SGT4aa、4bb的漏极P+区域8b、8c是以连接至构成SGT的岛状半导体4a、4b、4c的上面为止的方式来形成。再者，于构成画素的岛状半导体Pll的上面是形成有画素选择P+区域10。该画素选择P+区域10是连接于形成在位于第二层间绝缘层14b上的第三层间绝缘层14c上的画素选择线导体层108a。N沟道/ P沟道SGT4aa、4bb、4cc的栅极导体层7a，是经由接触孔9a而连接于形成在第四层间绝缘层14d上且连接于移位寄存器的第一层金属配线层12a。位于构成N沟道SGT4cc的岛状半导体4a的上部的漏极N+区域8a，是经由接触孔Ila而连接于施加有重置关闭电压Vrl的第一层金属配线层12b。再者，位于构成P沟道SGT的岛状半导体4b、4c的上部的漏极P+区域8b、8c，是经由接触孔IlbUlc而连接于施加有重置导通电压V-^1的第一层金属配线层12c、12d。画素的重置栅极导体层105a是经由接触孔9b而连接于位于第四层间绝缘层14d上，的与N沟道SGT4cc的源极N+区域3a、P沟道SGT4aa、4bb的源极P+区域3b电性连接的第一层金属配线层12e。再者，第一层金属配线层12c、12d是经由接触孔15a、15b，而连接于形成在第五层间绝缘层14e上，的施加有重置导通电压Vkh的第二层金属配线层16。如图1C的剖面构造图所示，于本实施形态的固体摄像器件中，是具有如下述的构造上的特征。第一特征是在于，在衬底I上直接形成N沟道/ P沟道SGT4aa、4bb、4cc的源极N+区域3a、P+区域3b、信号线N+区域102a的包含有施体或受体杂质的半导体区域，且该等是形成于同层。第二特征在于，N沟道/ P沟道SGT4aa、4bb、4cc的栅极导体层7a、与画素的重置栅极导体层105a是相同的形成于第一层间绝缘层14a上，并形成于连接在各岛状半导体4a、4b、4c、Pll的底部的栅极绝缘膜6a、6b、6c、6d的外围，而互相形成于同层。第三特征在于，SGT的沟道P区域5a或N区域5b、5c、及画素的重置MOS沟道的P区域5d是互相形成于同层。第四特征在于，于构成SGT的岛状半导体4a、4b、4c的上部中，N沟道SGT4cc的漏极N+区域8a、及P沟道SGT4aa、4bb的漏极P+区域8b、8c是互相形成于同层；于画素的岛状半导体P11的上部中，构成光电ニ极管的N区域8d及选择P+区域10互相形成于同层。依据该等构造上的特征，本实施形态是具有如下述优点。第一优点是为，就习知例的固体摄像器件(图8D)而言，是个别的形成构成SGT的岛状半导体119a、119b、119c及构成画素的岛状半导体P11，相对于此，于本实施形态中，可借由相同步骤形成构成SGT的岛状半导体4a、4b、4c及构成画素的岛状半导体P11。第二优点是为，由于N沟道SGT4cc的N+区域3a、P沟道SGT4aa、4bb的源极P+区域3b是直接形成于衬底I上，故不需要如习知例的固体摄像器件(图8D)的N井层121b、及P井层121a。第三优点是为，可将在习知例的固体摄像器件(參照图8D)中所个别形成的N沟道SGT4cc的N+区域3a，借由与画素信号线N+区域102a相同的步骤予以形成。第四优点是为，可借由相同步骤形成在习知例的固体摄像器件(參照图8D)中所个别形成的N沟道/ P沟道SGT4aa、4bb、4cc的栅极导体层7a、及画素的重置栅极导体层105a。第五优点是为，可借由相同步骤形成在习知例的固体摄像器件(參照图8D)中所个别形成的，于该等栅极导体层7a、105a上形成的接触孔9a、9b。该等优点与习知例的固体摄像器件相比，意味着可借由较少步骤数来制作本发明的固体摄像器件。据此，可实现固体摄像器件的低成本化。一面參照图2A至图2Q，一面显示用以形成本发明第I实施形态的固体摄像器件的制造方法，并显示形成图1B的画素部及CMOS反向器电路部平面图的沿着A-A’线的剖面构造的制造方法。如图2A所示，于SiO2衬底21上形成单结晶半导体硅层(于下述，简称为“Si层”)22。对该Si层22进行氧化而形成SiO2层23，并在该SiO2-层23上形成氮化硅层(于下述记载为SiN层)24、及利用CVD (Chemical Vapor Deposition,化学气相沉积)法所作的 SiO2 层 25。在此，利用CVD法所作的SiO2层25是发挥对Si层22进行RIE (Reactive1n Etching,活性离子蚀刻)的蚀刻的蚀刻屏蔽的功能。SiN层24是发挥后步骤的CMP (Chemical Mechanical Polishing,化学机械研磨)SiO2 膜平坦化的阻挡(stopper)层的功能。再者，Si层22上的Si02层23是成为用以进行Si层22与SiN层24的应カ缓和的缓冲(buffer)层。接着，如图2B所示，将SiO2层25作为蚀刻屏蔽，并对N沟道SGT部的Si层22、P沟道SGT部的Si层22、画素部的Si层22进行蚀刻，来形成构成N沟道SGT的硅柱(于下述将“硅柱”称为“Si柱”。)26a、构成P沟道SGT的Si柱26b、26c、及构成画素的Si柱26d，并使板状Si层22a、22b残存于Si层22的底部。在此，是对板状Si层22a、22b区域的Si层22蚀刻至SiO2衬底21表面，接着借由形成Si柱26a、26b、26c、26d来形成图2B的构造。接着，如图2C 所示，将 SiO2 层 27a、27b、27c、27d 形成于 Si 柱 26a、26b、26c、26d及板状Si层225a,22b的外国。接着，以围绕Si柱26a、26b、26c、26d的SiO2层27a、27b、27c、27d的方式而形成多结晶Si层28a、28b、28c、28d，且除了 P沟道SGT部以外是以光阻剂(photoresist)层29覆盖，并从其上方进行受体杂质的硼(B)离子注入，从而将P+区域30形成于板状Si层25a。并且,是使用光蚀刻(photolithography)技术进行光阻剂层29的形成。在此，多结晶Si层28a、28b、28c、28d是为在硼离子注入时，用以使硼离子不注入Si柱26a、26b、26c、26d内的阻挡层。之后，去除光阻剂层29，并借由同样的光蚀刻技术及施体杂质磷(P)或神(As)离子注入，而将N+区域形成于N沟道SGT部的板状Si层22a及画素用板状Si层22b。接着，如图2D所示，借由去除多结晶Si层28a、28b、28c、28d，并进行热处理，且借由热扩散形成从板状Si层25a、25b连接至Si柱26a、26b、26c、26d的下方部位的N+区域31a、31c、P+ 区域 31b。接着，如图2E所示，以覆盖构成P沟道SGT的Si柱26b、26c的方式借由光蚀刻技术形成光阻剂层32，并进行硼(B)等受体杂质的离子注入，而将P区域33a、33d形成于构成N沟道SGT的Si柱26a、及构成画素的Si柱26d。之后，去除光阻剂层32。接着，与此相同，以覆盖构成N沟道SGT的Si柱26a、构成画素的Si柱26d的方式借由光蚀刻技术形成光阻剂层，并进行砷(As)、磷(P)等施体杂质的离子注入，且借由去除光阻剂层并进行热处理，而如图2F所示，将N区域33b、33c形成于构成P沟道SGT的Si柱26b、26c。接着，如图2G所示，形成第I层间绝缘层34a，且去除SiO2层27a、27b、27c、27d (此时是同时去除5102层25&、2513、25(3、25(1)，并形成由氧化铪(hafnium) (HfO2)等高介电是数绝缘材料所构成的栅极绝缘层35a、35b、35c、35d，并于第一层间绝缘层34a上，以围绕Si柱26a、26b、26c、26d的方式，形成例如由CVD (Chemical Vapor Deposition)法所产生的由多结晶S1、鹤(tungsten) (W)、钴(cobalt) (Co)、钼金(Pt)、娃化物材料所构成的导体层36,而将光阻剂层37a形成于N沟道/ P沟道SGT的栅极区域上、将光阻剂层37b形成于画素重置栅极区域。 第一层间绝缘层34a是借由CVD法将SiO2膜堆积至比Si柱26a、26b、26c、26d更高的位置，并借由 CMP (Chemical Mechanical Polishing)法研磨 / 平坦化至 Si 柱 26a、26b、26c、26d的高度，且之后借由进行RIE法的蚀刻(于下述称为反蚀)而形成。在此，在进行CVD法的SiO2膜的堆积前，是可于SiO2衬底I上，以围绕板状N+区域31a、31c、板状P+区域31b,Si柱26a、26b、26c、26d的方式堆积SiN层，并在SiO2膜的反蚀后去除围绕Si柱26a、26b、26c、26d的SiN膜。此时，该SiN膜是于返蚀时，发挥用以使Si柱26a、26b、26c、26d不被蚀刻的保护膜的功能。接着，将光阻剂层37a、37b作为屏蔽，并对导体层36进行蚀刻。之后去除光阻剂层 37a、37b。接着，如图2H所示，形成第二层间绝缘层34b。该第二层间绝缘层34b也与第一层间绝缘层相同，借由CVD法的SiO2膜堆积、CMP法的SiO2膜研磨、及RIE法的反蚀所形成。接着，如图21所示，以不覆盖第二层间绝缘层34b而围绕Si柱26a、26b、26c、26d的方式，对露出的栅极导体层36aa、36bb进行蚀刻。借此，形成N沟道/ P沟道SGT栅极导体层36a及画素重置栅极导体层36b。在此，N沟道/ P沟道SGT栅极导体层36a是形成为围绕构成SGT的Si柱26a、26b,26c的下方外部的外围，且连接于第一层间绝缘层34a上。接着，如图2J所示，将SiN层38形成于第二层间绝缘层34b上，并以覆盖该第二层间绝缘层34b及Si柱的方式来形成由CVD法所产生的SiO2层39，且在平坦化的SiO2层上形成SiN层40，再使用光蚀刻技术来形成在构成P沟道SGT的Si柱26b、26c形成有孔的光阻剂层41。在此，SiN层38是发挥SiO2层39的蚀刻/阻挡层的功能，且SiO2层39上的SiN层40是发挥SiO2层的蚀刻屏蔽层的功能。接着，以光阻剂层41为屏蔽，对构成P沟道SGT的Si柱26b、26c上的SiN层40进行蚀刻，且在去除光阻剂层41后，将SiN层40作为蚀刻屏蔽对SiO2层39进行RIE法蚀刻至SiN层38表面。之后，去除位于Si柱26b、26c的外围的栅极绝缘层35b、35c。接着，如图2K所示，借由CVD法形成含有硼(B)等受体杂质的SiO2层42b。在此，含有受体杂质的SiO2层42b是在最初堆积至SiN层40上之后，借由CMP法研磨至SiN层40并予以平坦化而形成。接着，去除SiN层40，并堆积新的SiN层43，借由光蚀刻的光阻层形成及SiN蚀刻，而于SiN层43的构成N沟道SGT的Si柱26a上形成孔。将该SiN层43作为蚀刻屏蔽来将SiO2层39蚀刻至SiN层36的表面。接着，如图2L所示，在去除Si柱的栅极绝缘膜35a之后，形成含有磷(P)、神(As)等施体杂质的SiO2层42a。接着，借由进行热处理，而从在Si柱26a、26b、26c内由CVD法所形成的SiO2层42a、42b使施体杂质及受体杂质扩散，而将N+区域37a、及P+区域37b、37c形成于Si柱26a、26b、26c 内。接着，如图2M所示，与形成N+区域37a、P+g_37b、37c的方法同样地，将含有施体杂质的SiO2层42c形成于构成画素的Si柱26d区域的SiN层38上，并借由热处理，将N区域43形成于Si柱26d的外围部。在此，包含于SiO2层42c的施体杂质的量是比用以形成N+区域37a的SiO2层42a更少。接着，去除5102层39、42&、4213、42し接着，如图2N所示，对露出Si面的Si柱26a、26b、26c、26d的表面进行氧化来形成SiO2层45a、45b、45c、45d。接着，去除SiN层24a、24b、24c、24d、38，且形成第三层间绝缘层34c，并借由光蚀刻技术、及将以该技术所形成的光阻剂层作为屏蔽的硼(B)等受体杂质的离子注入，来将P+区域47形成于构成画素的Si柱26d的上部。接着，如图2P所示，去除Si柱26a、26b、26c、62d上的SiO2层23a、及位于比第三层间绝缘层34c更上部的SiO2层，并形成招(aluminum) (Al)、鹤(W)、氮化钛(TiN)、氮化钽(tantalum) (TaN)等画素选择线导体层48，且在其上形成第四层间绝缘层34d，在栅极导体层36a上形成接触孔50a，在构成SGT的Si柱上26a、26b、26c上形成接触孔50b、50c、50d，在画素重置栅极导体层36b上形成接触孔50e，而经由该等接触孔50a、50b、50c、50d、50e来进行与SGT栅极导体层36a及第一层金属配线层51a、构成SGT的Si柱26a、26b、26c的N+区域37a、P+区域37b、37c、第一层金属配线层51b、51c、51d、以及重置栅极导体层36b及第一层金属配线层51e的连接。接着，如图2Q所示，形成第五层间绝缘层34e，形成接触孔51a、51b，并经由该接触孔51a、51b来与第一层金属配线层51c、51d及第二层金属配线层52连接。(第二实施形态)于下述，一面参照图3A至图3E，一面针对本发明第2实施形态的固体摄像器件进行说明。图3E是显示本发明的固体摄像器件的剖面构造图，图3A至图3D是显示达成该构造的制造方法。再者，图3A至图3E是与图2A至图2Q相同，显示沿着图1B的画素部及CMOS反向器电路部平面图的A-A’线的剖面构造。就第I实施形态而言，是N沟道/ P沟道SGT栅极导体层7a借由相同材料连接而形成，相对于此，就本实施形态的固体摄像器件而言，是具有借由以不同材料所形成的多个栅极导体层所构成的特征。例如，属于将本发明的技术思维适用于以相同材料形成N沟道SGT及画素的栅极导体层，而以不同材料形成P沟道SGT栅极导体层的固体摄像器件者。图3A是与图2G的情形同样地，将由SiO2、氧化铪(Hf0_2)等高介电是数绝缘材料所构成的栅极绝缘层35a、35b、35c、35d形成于Si柱26a、26b、26c、26d的外围部，且以围绕第一层间绝缘层34a上的Si柱26a、26b、26c、26d的方式，形成由例如CVD (Chemical VaporDeposition)法所产生的由多结晶S1、鹤(W)、钴(Co)、钼金(Pt)、娃化物材料所构成的导体层36。在此之前的步骤，是与图2A至图2F所说明的步骤相同。并且，将SiN层55堆积至整体。之后，以覆盖N沟道SGT部及画素部的方式，使用光蚀刻技术形成光阻剂层56a、56b。接着，如图3B所示，将光阻剂层56a、56b作为屏蔽来对SiN层及导体层36进行蚀刻。此时，就SiN层55的蚀刻而言，是以侧蚀(side etching)至比光阻剂层56a、56b所覆盖的区域更内侧的方式进行蚀刻来形成SiN层55a、55b。接着，去除光阻剂层56a、56b。借此，形成覆盖N沟道SGT部的N沟道SGT部导体层57a、及覆盖画素部的画素部导体层57b。接着，如图3C所示，以覆盖构造物整体的方式形成第二导体层58。接着，如图3D所示，以覆盖P沟道SGT部的方式，使用光蚀刻技术形成光阻剂层59。接着，将该光阻剂层59作为屏蔽，对第二导体层58进行蚀刻来形成P沟道SGT部导体层58a。之后，去除光阻剂层59。于此的SiN层55a、55b是发挥在导体层58的蚀刻中的N沟道SGT部导体层57a、及画素部导体层57b的蚀刻保护膜的功能。借此，如图3E所示，形成覆盖N沟道SGT部的N沟道SGT部导体层57a、覆盖P沟道SGT部的P沟道SGT部导体层58a、及覆盖画素部的画素部导体层57b。N沟道SGT部导体层57a及P沟道SGT部导体层58a，是于该二个导体层57a、58a的边界部60互相重叠且电性连接。接着，除去SiN层55a、55b。之后，借由经过与图2H至图2Q相同的步骤，是形成如图3F所示的剖面构造。将第一层间绝缘层34a作为屏蔽来对N沟道SGT部导体层57a、P沟道SGT部导体层58a、及画素部导体层57b进行蚀刻，而形成N沟道SGT部栅极导体层57aa、P沟道SGT部栅极导体层58bb、及画素部重置栅极导体层57bb。借此，N沟道SGT栅极导体层57aa、P沟道SGT栅极导体层58bb、及画素部重置栅极导体层57bb是围绕构成N沟道SGT的Si柱26a的外围的栅极绝缘层35a、构成P沟道SGT的Si柱26b、26c的外围的栅极绝缘层35b、35c、及构成画素的Si柱的外围的栅极绝缘层35d，而配线于相同的第一层间绝缘层34a上来予以形成。相对于图2Q的剖面构造图，图3F的剖面构造图是除了 P沟道SGT部栅极导体层58bb的材料与N沟道SGT部栅极导体层57aa、画素部栅极导体层57bb不同以外皆为相同。据此，本发明第2实施形态是具有与第I实施形态相同的特征。再者，构成N沟道SGT的Si柱26a的P区域33aa、构成P沟道SGT的Si柱26bb、26cc的N区域33b、33c、及构成画素的Si柱的P区域33d是也可为本质型。此时，可借由栅极导体层57aa、58bb、57bb的功函数的不同来设定N沟道/ P沟道SGT、画素重置晶体管的临限值电压。于此，是无须第I实施形态的图2E、图2F所说明的，用以形成P区域33a、33d、及N区域33b、33c的光蚀刻步骤,及受体杂质与施体杂质的离子注入步骤。(第3实施形态)于下述，一面参照图4A至图4D，一面针对本发明第3实施形态的固体摄像器件进行说明。图4D是显示本实施形态的固体摄像器件的剖面构造图，而图4A至图4C是显示达成图4D的制造方法。再者，图4A至图4D是与图2A至图2Q同样地，显示沿着图1B的画素部及CMOS反向器电路部平面图的A-A’线的剖面构造。就说明第I实施形态的图1C而言，位于构成SGT的Si柱4a、4b、4c的上部的属于N沟道SGT的漏极的N+区域8a、属于P沟道SGT的漏极的P+区域8b、8c是从Si柱4a、4b、4c的上面，经由接触孔lla、llb、llc而与第一层金属配线层12b、12c、12d连接。此时，N沟道/ P沟道SGT的漏极电阻是由N+区域8a、P+区域8b、8c的电阻值所决定。该电阻值是愈小则愈佳。本实施形态具有借由将N+区域8a、P+区域8b、8c的上部设为硅化物层，而降低该电阻值的特征。图4A是显示将至图2M的SiN层38形成于第一层间绝缘层34a上之前为止的步骤，以与图2A至图2L相同的步骤形成，且将新的SiN层38a形成于第一层间绝缘层34a上，并经过与图2M、图2N所示的步骤相同的步骤来分别将N+区域37a形成于构成N沟道SGT的Si柱26a的上部，将P+区域26b、26c形成于构成P沟道SGT的Si柱26b、26c的上部，将N区域43形成于构成画素的Si柱26d的上部外围部，将P+区域47形成于构成画素的Si柱26d的上面，再将绝缘层45a、45b、35c、45d形成于Si柱26a、26b、26c、26d的外围部的情形的剖面构造。
接着，如图4B所示，去除位于构成N沟道/ P沟道SGT的Si柱26a、26b、26c、26d的外围的绝缘层45a、45b、45c。接着，如图4C所示，借由例如钨(W)、钼金(Pt)、镍(nickel) (Ni)、钴(Co)、或含有该等的金属层54来被覆构造物的整体并进行热处理，而将硅化物层55a、55b、55c形成于构成N沟道/ P沟道SGT的Si柱26a、26b、26c。此时，由于在硅化物及Si上的受体/施体杂质的偏析是数的不同所产生的雪犁效应(Snow-plow effect),而于娃化物层55a、55b、55c的下方形成N+区域56a、P+区域56b、56c。之后，去除金属层54。之后，经过与图2N至图2Q所示的步骤相同的步骤，可得到图4D所示的剖面构造。据此，N+区域56a、P+区域56b、56c是成为N沟道/ P沟道SGT的漏极，且该等N+区域56a、P+区域56b、56c与第一层金属配线层51b、51c、51d之间，是经由电阻值较低的硅化物层55a、55b、55c而进行。(第4实施形态)于下述，一面参照图5，一面针对本发明第4实施形态的固体摄像器件进行说明。就本实施形态而言，如图5所示，以围绕N+区域55a、P+区域55b、及P+区域55c的方式，形成有例如钨(W)、钼金(Pt)、镍(Ni)、钴(〇0)、或含有该等的金属层56&、5613、56(3。借此，经由电阻值更低的金属层56a、56b、56c来进行从沟道33aa、33bb、33cc的上端部分与第一层金属配线层51b、51c、51d之间的连接。借此，可得到与第4实施形态相同的功效。并且,在形成金属层56a、56b、56c时，同时连接于位在构成画素的Si柱26d的上面的P+区域，并形成围绕形成于构成画素的Si柱26d的外围的SiO2层45d的画素选择线金属层56d，借此是无须另外形成图1C的画素选择线导体层108a。再者，于此，借由以围绕属于光电变换区域的光电二极管部的N区域43的方式形成画素选择线导体层108a，是有可防止从倾斜方向射入构成画素的Si柱26d的光线，由于射入互相邻接的构成画素的Si柱而产生的彩色摄像上的混色、及分辨率下降的特征。(第5实施形态)于下述，一面参照图6，一面针对本发明第5实施形态的固态摄像器件进行说明。于图4D所示的第3实施形态中，借由在N沟道SGT的漏极N+区域56a、P沟道SGT的漏极P+区域56b、56c上设置硅化物层55a、55b、55c，而使漏极的N+区域56a、P+区域56b、56c与第一层金属配线层51b、51c、51d之间的电阻值下降。相对于此,就本实施形态而言，如图6所示，是以形成铜(Cu)的金属层58a、58b、58c来代替硅化物层55a、55b、55c为其特征。借此，可使漏极N+区域56a、P+区域56b、56c与第一层金属配线层51b、51c、51d之间的电阻值更加降低。并且，在借由金属镶嵌法(Damascene)技术形成Cu金属层58a、58b、58c时，Cu金属层58a、58b、58c与绝缘层57a、57b、57c之间，防止与Cu金属层58a、58b、58c的反应/扩散，并维持Cu金属层58a、58b、58c的附着力的由TiN、TaN, Cu等材料层所构成的障壁/晶种(barrier / seed)层59a、59b、59c是形成于N+区域56a、P+区域56b、56c的上面。(第6实施形态)
于下述，一面参照图7A至图7C，一面针对本发明第6实施形态的固体摄像器件进行说明。图7C是显示本实施形态的固体摄像器件剖面构造图，而图7A、图7B是显示达成该构造的制造方法。
于图1C所示的第I实施形态中，N沟道/ P沟道SGT栅极导体层7a、画素的重置栅极导体层105a是经由较深的接触孔9a、9b而连接于第一层金属配线层12a、12e。该等接触孔9a、9e是借由对N沟道/ P沟道SGT栅极导体层7a、画素的重置栅极导体层105a上的第一 /第二 /第三层间绝缘层14a、14b、14c进行蚀刻而形成。此时，必须良好控制较深的接触孔9a、9b的蚀刻，以在N沟道/ P沟道SGT栅极导体层7a、画素重置栅极导体层105a上停止。再者，必须以N沟道/ P沟道SGT栅极导体层7a、画素的重置栅极导体层105a不被此时的过蚀刻(over etching)去除的方式，将N沟道/ P沟道SGT栅极导体层7a、画素的重置栅极导体层7b的厚度加厚。如此的制造上的困难性可借由本实施形态来加以改善。将画素信号线N+区域31c、SGT部的N+区域31a、P+区域31b、构成画素的Si柱26d、构成SGT的Si柱26a、26b、26c、及与此同时构成栅极导体层接触(contact)的Si柱31d、31e、和Si柱26e、26f分别形成于SiO2衬底21上(构成栅极导体层接触的Si柱26e、26f内部的Si层33e、33f是可为P型、N型、本质型的任意者)。接着，在形成栅极绝缘层35a、35b、35c、35d时，同时将绝缘层35e、35f形成于构成栅极导体层接触的Si柱26e、26f的外围部。接着，形成第一层间绝缘层34a，且以围绕构成SGT的Si柱26a、26b、26c及构成栅极导体层接触的Si柱26e的方式形成SGT栅极导体层36aa，并与此同样地，以围绕构成画素的Si柱26d及构成栅极导体层接触的Si柱26f的方式形成画素重置栅极导体层36bb。栅极导体层36aa及重置栅极导体层36bb是配线于第一层间绝缘层34a上，且以围绕Si柱26a、26b、26c、26d、26e、26f的方式以与第二层间绝缘层34b相同高度来予以形成。在此之前的步骤是与图2A至图21为止在基本上为相同步骤。接着，借由与图4D所示的步骤相同的步骤将硅化物层55a、55b、55c及SGT的漏极N+区域56a、P+区域56b、56c形成于构成SGT的Si柱26a、26b、26c，并且去除硅化物层55a、55b、55c。借此，如图7B所示，将孔60a、60b、60c形成于构成SGT的Si柱26a、26b、26c的漏极N+区域56a、P+区域56b、56c上。接着，将构成栅极导体层接触的Si柱26e、26f的Si层33e、33f蚀刻至比栅极导体层36aa、画素重置栅极导体层36bb的上端位置更低的位置。并且，去除由于该蚀刻而露出的SiO2层35e、35f，而形成孔60d、60e。之后，将借由金属镶嵌法技术来形成Cu层62所需要的防止与Cu的反应/扩散，并用以维持Cu金属层62的附着力的由TiN、TaN, Cu等导体材料层所构成的障壁/晶种层61，予以形成于孔60a、60b、60c、60d、60e内部表面及第四层间绝缘层34d上。并且，借由镀覆法将Cu层62形成于孔60a、60b、60c、60d、60e内部及第四层间绝缘层34d上。借此，SGT栅极导体层33aa、画素重置栅极导体层36bb是经由属于导体材料层的障壁/晶种层61而与Cu层62电性连接。接着，如图7C所示，对Cu层62及障壁/晶种层61进行蚀刻来形成第一层金属配线层 62a、62b、62c、62d、62e。接着，将第五层间绝缘层34e覆盖构造物整体，且将接触孔63a、63b形成于P沟道SGT第一层金属配线层62c、62d上，并经由接触孔63a、63b连接P沟道SGT第一层金属配线层62c、62d、及形成于第五层间绝缘层34e上的第二层金属配线层64。
于本实施形态的固体摄像器件中，关于构成栅极导体层接触的Si柱26e、26f的Si层33e、33f的蚀刻，是只要蚀刻至比栅极导体层36aa、画素重置栅极导体层36bb的上端位置更低的位置即可，且也可蚀刻至SiO2衬底21上面。因此，该蚀刻步骤是变得容易进行。再者，就该蚀刻而言，由于是借由SiO2层35e、35f保护SGT栅极导体层36aa、重置栅极导体层36bb，故无须如图1C所示将栅极导体层36aa、画素重置栅极导体层36bb加厚。本实施形态的特征为下述各点。也，与形成构成画素的Si柱26d、及构成SGT的Si柱26a、26b、26c同时地形成构成画素的Si柱26d、与构成SGT的Si柱26a、26、26c相同高度的SGT栅极导体层36aa、及构成画素的重置栅极导体层36bb的Si柱26e、26f ；SGT栅极导体层36aa、画素重置栅极导体层36bb，是与由置换为Si柱26e、26f内部的Si层33e、33f而形成的Cu所形成的第二层金属配线层62a、62e直接连接；SGT栅极导体层36aa、画素重置栅极导体层36aa是以围绕构成栅极导体层接触的Si柱26e、26f、构成画素的Si柱26d、构成SGT的Si柱26a、26b、26c的方式，同时地且以相同高度形成。借此，如上述是实现制造上的容易化。并且，于图7A至图7C所示的步骤中，虽去除全部的硅化物层55a、55b、55c，惟也可残留漏极N+区域56a、P+区域56b、56c上的一部分硅化物。再者，硅化物层55a、55b、55c是也可为如图1C所示的N+区域8a、P+区域8b、8c来代替该者。再者，形成于孔60a、60b、60c、60d、60e内部的金属材料是可为W、Co、N1、Ti或含
有该等物质的导体材料层来代替Cu。并且，就第I至第6实施形态而言，是针对构成画素的岛状半导体Pll至P33是存在于画素区域，且SGT是存在于驱动输出电路的情形进行说明，惟在以邻接于画素区域的画素的方式来形成SGT时，当然也可适用本发明的技术思维。就构成第I至第6实施形态的画素的岛状半导体Pll而言，虽设为在构成该构成画素的岛状半导体的Si柱Pll的外围部的表层形成有构成光电二极管的N区域8d、43的情形，惟为了减低暗电流/噪声(noise)，也可在属于N区域8d、43的外围部且构成画素的Si柱Pll的表层形成积蓄信号电荷(自由电子)及反极性的电荷(空穴)的P+区域。与形成SGT栅极导体层7a、36a、36aa同时地且以相同高度形成的画素重置栅极导体层7b、36b、36bb,是不仅为了积蓄于光电二极管的信号电荷的对于信号线N+区域2、31c的去除，也可为设置作为光遮蔽层。参照图7A至图7C，虽针对经由形成于构成栅极导体层接触的Si柱26e、26f的Cu层62，而将SGT栅极导体层36aa、画素重置栅极导体层36bb连接于第一层金属配线层62a、62e的情形进行说明，惟在例如图1B的示意平面图中，经由接触孔9、及第一层金属配线层12e而将画素重置栅极导体层7b (图7C的栅极导体层36bb)、SGT源极N+区域3a (图7C的N+区域31a)、及P+区域3b (图7C的P+区域31bb)予以连接的情形也可适用本发明的技术思维。此时，是将构成接触的Si柱形成于接触孔9部上，且借由与图7A至图7C相同的方法，可进行连接画素重置栅极导体层105a (图7C的栅极导体层36bb)、SGT源极N+区域3a (图7C的N+区域31a)、及P+区域3b (图7C的P+区域31bb)。并且，本发明是为在不脱离本发明的广义的精神及范围下，可有各种实施形态及变形者。再者，上述的实施形态是用以说明本发明的一种实施例者，并非限定本发明的范围者。(产业上的可利用性)本发明是可广泛适用于固体摄像器件、SGT等将电路组件形成于柱状半导体的半导体器件。
权利要求
1.一种固体摄像器件，具有配置为二维状的画素、以及驱动所述画素并读出来自所述画素的信号的驱动输出电路，其特征在于: 所述画素具有形成于衬底上的第一岛状半导体； 所述驱动输出电路具有在所述衬底上以成为与所述第一岛状半导体相同高度的方式而形成的至少一个第二岛状半导体； 所述第一岛状半导体具有: 第一半导体区域，形成于所述第一岛状半导体的底部； 第二半导体区域，形成于所述第一半导体区域上，且包括与所述第一半导体区域为相反导电型、或本质型的半导体； 第一栅极绝缘层，形成于所述第二半导体区域的下部外围； 第一栅极导体层，以围绕所述第一栅极绝缘层的方式而形成； 第三半导体区域，形成于相邻接于所述第一栅极导体层的所述第二半导体区域的外围部，且包括与所述第一半导体区域为相同导电型的半导体；以及 第四半导体区域，形成于所述第三半导体区域及所述第二半导体区域上，且包括与所述第一半导体区域为相反导电型的半导体； 所述第二岛状半导体具有: 第五半导体区域，形成于所述第二岛状半导体的下部； 第六半导体区域，形成于所述第五半导体区域上，且包括与所述第五半导体区域为相反导电型、或本质型的半导体； 第二栅极导体层，以围绕形成于所述第六半导体区域的外围的第二栅极绝缘层的方式来形成；以及 第七半导体区域，以邻接于所述第二栅极导体层、并位于所述第二半导体区域的上方的方式来形成于所述第六半导体区域上；且 所述第一栅极导体层的底部及所述第二栅极导体层的底部位于相同面上。
2.根据权利要求1所述的固体摄像器件，其特征在于，所述第一栅极导体层及所述第二栅极导体层的高度互为相同。
3.根据权利要求1所述的固体摄像器件，其特征在于，所述第二栅极导体层包括以围绕多个所述第二岛状半导体中的一部分所述第二岛状半导体的方式而形成的第三栅极导体层、以及于多个所述第二岛状半导体中，以围绕与所述第三栅极导体层所围绕的所述第二岛状半导体不同的所述第二岛状半导体的方式而形成、且包括与所述第三栅极导体层不同的材料的第四栅极导体层。
4.根据权利要求3所述的固体摄像器件，其特征在于，所述第三栅极导体层及所述第四栅极导体层的高度互为不同。
5.根据权利要求3所述的固体摄像器件，其特征在于，所述第三栅极导体层及所述第四栅极导体层的高度互为相同。
6.根据权利要求1所述的固体摄像器件，其特征在于，于所述第二岛状半导体中，所述第七半导体区域形成于所述第六半导体区域上，且于所述第七半导体区域上形成有包括硅化物层或金属层的导体层。
7.根据权利要求1所述的固体摄像器件，其特征在于，于所述第二岛状半导体中，以围绕所述第六半导体区域的方式设置有金属层。
8.根据权利要求1所述的固体摄像器件，其特征在于，具有: 所述第一岛状半导体及所述第二岛状半导体；以及 第三岛状半导体，形成为与该第一及第二岛状半导体相同的高度； 以围绕所述第一岛状半导体的方式而形成的所述第一栅极导体层、及以围绕所述第二岛状半导体的方式而形成的所述第二栅极导体层中的至少一方，以围绕所述第三岛状半导体的方式延伸；且 所述第一栅极导体层及所述第二栅极导体层中的至少一方，在所述第三岛状半导体的下方部位与形成于所述第三岛状半导体的内部的导体层电性连接。
9.根据权利要求1所述的固体摄像器件，其特征在于，形成于所述第三岛状半导体的内部的导体层，在所述第三岛状半导体的下方部位与所述第一半导体区域及所述第五半导体区域中的至少一方连接。`
全文摘要
在固体摄像器件中，画素具有形成于衬底(1)上的第一岛状半导体(P11)，而驱动输出电路具有以与第一岛状半导体(P11)相同高度而形成于衬底上的第二岛状半导体(4a至4c)。第一岛状半导体(P11)具有形成于其外围的第一栅极绝缘层(6b)；以及围绕第一栅极绝缘层(6b)的第一栅极导体层(105a)。第二岛状半导体(4a至4c)具有形成于其外围的第二栅极绝缘层(6a)；以及围绕第二栅极绝缘层(6a)的第一栅极导体层(7a)。第二栅极导体层(105a)的底部及第二栅极导体层(7a)的底部是位于相同面上。
文档编号H01L27/146GK103119719SQ20118004318
公开日2013年5月22日 申请日期2011年9月8日 优先权日2011年9月8日
发明者舛冈富士雄, 原田望 申请人:新加坡优尼山帝斯电子私人有限公司