专利名称：栅控二极管半导体器件的制备方法
技术领域：
本发明属于半导体器件制造技术领域，具体涉及ー种半导体器件的制备方法，特别涉及一种栅控ニ极管半导体器件的制备方法。
背景技术：
金属-氧化物-硅场效应晶体管(MOSFET)是ー种可以广泛使用在模拟电路与数字电路中的场效晶体管，其基本结构如图1所示，它包括一个硅衬底101以及在硅衬底101之上形成的栅极绝缘层104和栅极导电层105，在衬底101内所述栅极的两侧形成有漏区102 和源区103。当一个足够大的电位差施加于MOSFET的栅极与源极之间吋，电场会在栅极绝缘层下方的硅衬底表面形成感应电荷，而这时所谓的“反型层”(inversion channel)就会形成。通道的极性与其漏极与源极相同，假设漏极和源极是η型，那么通道也会是η型，通道形成后，MOSFET即可让电流通过。而依据施加于栅极上的电压值不同，MOSFET的通道流过的电流大小亦会受其控制而改变。随着集成电路技术的不断发展，MOSFET的尺寸越来越小，单位阵列上的晶体管密度也越来越高。如今的集成电路器件技术节点已经处于45纳米左右，MOSFET的源、漏极之间的漏电流，随着沟道长度的縮小而迅速上升。而且，传统MOSFET的最小亚阈值摆幅(SS) 被限制在60mv/dec，这限制了晶体管的开关速度。在ー些集成密度较高的芯片上，减小器件的尺寸意味着更大的SS值，而对于高速芯片需要更小的SS值，较小的SS值能在提高器件频率的同时降低芯片功耗。因此当器件的沟道长度下降到30纳米以下吋，有必要使用新型的器件来获得较小的漏电流以及小的SS值，从而降低芯片功耗。
发明内容
有鉴于此，本发明的目的在于提出ー种能够减小器件漏电流以及SS值，从而可以降低芯片功耗的栅控ニ极管半导体器件的制备方法。本发明提出的半导体器件利用了正反馈的自増益原理。即，当ー个平面半导体器件掺杂依次为p-n-p-n掺杂类型吋，可以产生两对相互依赖的三极管p-n-p及n-p-n，通常这两个可以相互放大，而迅速使器件的电流増大，严重时导致器件击穿。为了将这种现象合理地应用到薄膜半导体中，本发明提出了一种基于ZnO半导体材料的栅控ニ极管半导体存储器。当栅极电压较高吋，栅极下面的沟道是η型，器件就是简单的栅控pn结结构。通过背栅控制ZnO薄膜的有效η型浓度，再通过栅极实现将η型ZnO反型为ρ型，又用NiO作为P型半导体，这样就形成了 η-ρ-η-ρ的掺杂结构。本发明提出的栅控ニ极管半导体存储器器件的制造方法，具体步骤包括 提供ー个重掺杂的η型硅衬底；
在所述η型硅衬底之上形成第一种绝缘薄膜； 在所述第一种绝缘薄膜之上形成ー层ZnO层； 刻蚀所述ZnO层形成有源区；在所述ZnO介质层之上形成第二种绝缘薄膜； 刻蚀所述第二种绝缘薄膜形成窗ロ，该窗ロ位于ZnO有源区的一端； 在所述第二种绝缘薄膜上旋涂ー层具有第一种掺杂类型的旋涂介质，该旋涂介质与所述第二种绝缘薄膜的窗ロ处与ZnO接触；
利用高温扩散エ艺在所述ZnO介质层内的所述第二种绝缘薄膜的窗ロ处形成具有第 ー种掺杂类型的掺杂区，即源区，其它部位的SiO因有第二种绝缘薄膜阻挡而未被掺杂； 剥除剰余的具有第一种掺杂类型的旋涂介质；
通过光刻定义出图形，刻蚀所述第二种绝缘薄膜定义出漏区、沟道区的位置，其中漏区在ZnO有源区上与源区相反的一侧，沟道区在源区和漏区之间； 淀积形成第三种绝缘薄膜；
刻蚀掉源区和漏区之上的所述第三种绝缘薄膜定义出漏极接触孔、源极接触孔的位
置；
淀积形成第一种导电薄膜并刻蚀所述第一种导电薄膜形成分別独立的漏极电极、栅极电极、源极电扱，其中源极电极通过源极接触孔接触到浮栅区的一侧的源区上，漏区电极通过漏区接触孔接触到浮栅区的另ー侧的ZnO漏区上，栅极电极覆盖在所述沟道区之上的未被刻蚀的第三种绝缘薄膜之上。进ー步地所述的栅控ニ极管半导体器件的制造方法，其特征在干，所述的第一种绝缘薄膜为氧化硅，其厚度范围为1-500纳米，所述的第二种绝缘薄膜为氧化硅或者氮化硅，所述的ZnO介质层的厚度范围为1-100纳米。更进一歩地，所述的栅控ニ极管半导体器件的制造方法，其特征在干，所述的第三种绝缘薄膜为SW2或者HfO2等高介电常数材料，所述的第一种导电薄膜为重掺杂多晶硅、 铜、钨、铝、氮化钛或者为氮化钽，所述的第一种掺杂类型为P型掺杂。本发明所提出的栅控ニ极管半导体器件的制造方法エ艺过程简单、制造成本低， 而且所制造的栅控ニ极管器件具有大驱动电流、小亚阈值摆幅的优点，可以降低芯片功耗， 特别适用于基于柔性衬底的半导体器件以及平板显示、相变存储器的读写器件的制造中。
图1为传统的MOSFET晶体管的截面图。图2-图8为本发明所公开的栅控ニ极管半导体器件的制造方法的一个实施例的 エ艺流程图。图9为采用本发明方法制备的栅控ニ极管器件的一个实施例处于截止状态时的结构示意图。
具体实施例方式下面将參照附图对本发明的一个示例性实施方式作详细说明。在图中，为了方便说明，放大或縮小了层和区域的厚度，所示大小并不代表实际尺寸。尽管这些图并不能完全准确的反映出器件的实际尺寸，但是它们还是完整的反映了区域和组成结构之间的相互位置，特别是组成结构之间的上下和相邻关系。參考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在エ艺加工中的半导体衬底，可能包括在其上所制备的其它薄膜层。首先，在提供的重掺杂η型杂质离子的硅衬底201上氧化生长ー层约20纳米厚的氧化硅薄膜202，接着采用原子层淀积的方法在氧化硅薄膜202之上淀积ー层约10纳米厚 ZnO薄膜203，然后采用旋涂的方法在ZnO薄膜203之上形成ー层ニ氧化硅薄膜204。ニ氧化硅薄膜204形成后，淀积ー层光刻胶301并掩膜、曝光、显影形成图形，然后刻蚀ニ氧化硅薄膜204形成窗ロ如图2所示。接下来，剥除光刻胶301，并旋涂ー层具有ρ型掺杂类型的旋涂介质(在本发明实施例中选用S0D-P507)205，如图3所示。然后通过扩散エ艺在ZnO薄膜203内形成ρ型掺杂区206，剥除旋涂介质205后如图4所示。接下来，淀积ー层光刻胶302并掩膜、曝光、显影形成图形，然后刻蚀ニ氧化硅薄膜204定义出漏极与栅极的位置，如图5所示。剥除光刻胶302后，淀积ー层高介电常数材料207，高介电常数材料207比如为 HfO2，如图6所示。接着再次淀积ー层光刻胶并通过光刻エ艺形成图形，然后刻蚀高介电常数材料207定义出漏极与源极的位置，如图7所示。最后，淀积ー层金属导电薄膜，比如为铝，然后通过光刻エ艺与刻蚀エ艺形成漏极电极208、栅极电极209、源极电极210，如图8所示。由于ZnO具有η型半导体的特征，当对源极、漏极施加正向偏置吋，若对栅极施加正电压，则器件结构等效为施加正向偏置的PV结结构，器件导通。若对栅极施加负电压， 则在ZnO介质层203内形成P型区域500，如图9所示，器件等效为ρ-η-ρ-η结结构，器件截止。如上所述，在不偏离本发明精神和范围的情况下，还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实例。
权利要求
1.一种栅控ニ极管半导体器件的制备方法，其特征在于具体步骤包括 提供ー个重掺杂的η型硅衬底；在所述η型硅衬底之上形成第一种绝缘薄膜； 在所述第一种绝缘薄膜之上形成ー层ZnO层； 刻蚀所述ZnO层形成有源区； 在所述ZnO介质层之上形成第二种绝缘薄膜； 刻蚀所述第二种绝缘薄膜形成窗ロ，该窗ロ位于ZnO有源区的一端； 在所述第二种绝缘薄膜上旋涂ー层具有第一种掺杂类型的旋涂介质，该旋涂介质与所述第二种绝缘薄膜的窗ロ处与ZnO接触；利用高温扩散エ艺在所述ZnO介质层内的所述第二种绝缘薄膜的窗ロ处形成具有第 ー种掺杂类型的掺杂区，即源区，其它部位的SiO因有第二种绝缘薄膜阻挡而未被掺杂； 剥除剰余的具有第一种掺杂类型的旋涂介质；通过光刻定义出图形，刻蚀所述第二种绝缘薄膜定义出漏区、沟道区的位置，其中漏区在ZnO有源区上与源区相反的一侧，沟道区在源区和漏区之间； 淀积形成第三种绝缘薄膜；刻蚀掉源区和漏区之上的所述第三种绝缘薄膜定义出漏极接触孔、源极接触孔的位置；淀积形成第一种导电薄膜并刻蚀所述第一种导电薄膜形成分別独立的漏极电极、栅极电极、源极电扱，其中源极电极通过源极接触孔接触到浮栅区的一侧的源区上，漏区电极通过漏区接触孔接触到浮栅区的另ー侧的ZnO漏区上，栅极电极覆盖在所述沟道区之上的未被刻蚀的第三种绝缘薄膜之上。
2.根据权利要求1所述的栅控ニ极管半导体器件的制备方法，其特征在干，所述的第一种绝缘薄膜为氧化硅，其厚度范围为1-500纳米。
3.根据权利要求1所述的栅控ニ极管半导体器件的制备方法，其特征在干，所述的第 ニ种绝缘薄膜为氧化硅或者氮化硅。
4.根据权利要求ι所述的栅控ニ极管半导体器件的制备方法，其特征在干，所述的aio 介质层的厚度范围为1-100纳米。
5.根据权利要求1所述的栅控ニ极管半导体器件的制备方法，其特征在干，所述的第三种绝缘薄膜为SiO2或者HfO2高介电常数材料。
6.根据权利要求1所述的栅控ニ极管半导体器件的制备方法，其特征在干，所述的第一种导电薄膜为重掺杂多晶硅、铜、钨、铝、氮化钛或者为氮化钽。
7.根据权利要求1所述的栅控ニ极管半导体器件的制造方法，其特征在干，所述的第一种掺杂类型为P型掺杂。
全文摘要
本发明属于半导体器件制造技术领域，具体公开了一种栅控二极管半导体器件的制造方法。本发明中，当栅极电压较高时，栅极下面的沟道是n型，器件就是简单的栅控pn结结构；通过背栅控制ZnO薄膜的有效n型浓度，通过栅极实现将n型ZnO反型为p型，又用NiO作为p型半导体，形成n-p-n-p的掺杂结构。本发明工艺过程简单、制造成本低，所制造的栅控二极管器件具有大驱动电流、小亚阈值摆幅的优点，可以降低芯片功耗，特别适用于平板显示、相变存储器的读写器件以及基于柔性衬底的半导体器件的制造中。
文档编号H01L21/329GK102569066SQ20121000167
公开日2012年7月11日 申请日期2012年1月5日 优先权日2012年1月5日
发明者孙清清, 张卫, 曹成伟, 王鹏飞 申请人:复旦大学