专利名称：半导体单元和半导体器件的制作方法
技术领域：
本发明涉及半导体单元和半导体器件，更具体地说，涉及具有埋入式位线的半导体单元和半导体器件。
背景技术：
随着半导体器件集成度的提高，晶体管的沟道长度逐渐减小。然而，晶体管的沟道长度的减小会导致短沟道效应，例如漏极引发势垒降低(DIBL)、热载流子效应和击穿。为了解决这个问题，已经提出了多种方法，例如减小接面(junction，又称为结)区域的深度的方法、或者通过在晶体管的沟道区中形成凹陷部来相对地增大沟道长度的方法。然而，随着例如动态随机存取存储器(DRAM)等半导体存储器件的集成度的提高， 需要制造尺寸更小的晶体管。在现有的平面型晶体管结构中，栅电极形成在半导体基板上，并且接面区域形成在栅电极的两侧，因此，即使当调整沟道长度时，仍难以采用上述结构满足希望器件尺寸。为了解决这个问题，提出了一种竖直沟道晶体管结构。近年来，存在如下的问题由于在形成竖直沟道晶体管结构时器件尺寸减小而使埋入式位线与位线接面区域发生干涉，因此使位线之间的耦合电容增大。因此，当预定埋入式位线被启动时，与该预定位线相邻的另一埋入式位线也可能被启动，从而导致如下的问题由于存储在单元(cell，又称为晶胞)中的数据在读出放大器中被放大时所产生的噪声而导致不能适当地读取数据。
发明内容
根据示例性实施例的一个方面，一种半导体器件包括多条埋入式位线和多个位线接面区域，各个位线接面区域均呈岛形，形成在所述埋入式位线之间并与所述埋入式位线相连。所述埋入式位线可以具有直线的形状，并且所述埋入式位线可以包括从如下群组中选择的至少一者，所述群组包括氮化钛层、多晶硅层、钴层和它们的组合。所述半导体器件还可以包括一侧触点(OSC)，所述一侧触点设置在所述埋入式位线的一侧，并且所述位线接面区域可以经由所述一侧触点而与所述埋入式位线相连。相对应的位线接面区域可以设置成与在位线延伸方向上与所述位线接面区域相邻的位线接面区域隔开。所述半导体器件还可以包括设置在所述埋入式位线上的覆盖层。所述覆盖层可以包括氮化物层。根据示例性实施例的另一个方面，一种半导体单元包括晶体管，其包括栅极和栅极接面区域；多条埋入式位线，其设置为与所述栅极交叉；以及多个位线接面区域，各个位线接面区域均呈岛形，形成在所述埋入式位线之间并与所述埋入式位线相连。所述半导体单元还可以包括与所述栅极接面区域相连的存储单元。所述存储单元可以包括电容器。所述栅极可以是竖直栅极。所述埋入式位线可以包括从如下群组中选择的至少一者，所述群组包括氮化钛层、多晶硅层、钴层和它们的组合。所述半导体单元还可以包括设置在所述埋入式位线的一侧的一侧触点，并且所述位线接面区域可以经由所述一侧触点而与所述埋入式位线相连。相对应的位线接面区域可以设置成与在位线延伸方向上与所述位线接面区域相邻的位线接面区域隔开。根据示例性实施例的另一个方面，一种半导体器件包括核心电路区域和半导体单元阵列。所述半导体单元阵列包括晶体管，其包括栅极和栅极接面区域；电容器，其与所述栅极接面区域相连；多条埋入式位线，其设置为与所述栅极交叉；以及多个位线接面区域，各个位线接面区域呈岛形，形成在所述埋入式位线之间并与所述埋入式位线相连。所述核心电路区域可以包括行译码器，其选择所述半导体单元阵列的一条字线； 列译码器，其选择所述半导体单元阵列的一条位线；以及读出放大器，其读出存储在所述行译码器和所述列译码器所选择的半导体单元中的数据。根据示例性实施例的另一个方面，一种半导体组件包括半导体器件和外部输入输出(I/o)线路。所述半导体器件包括半导体单元阵列、行译码器、列译码器和读出放大器。所述半导体单元阵列包括晶体管，其包括栅极和栅极接面区域；电容器，其与所述栅极接面区域相连；多条埋入式位线，其设置为与所述栅极交叉；以及多个位线接面区域，各个位线接面区域呈岛形，形成在所述埋入式位线之间并与所述埋入式位线相连。所述半导体器件还可以包括数据输入缓冲器、指令地址输入缓冲器和电阻单元。所述半导体组件还可以包括外部指令地址总线和电阻单元，所述外部指令地址总线向所述指令地址输入缓冲器发送指令/地址信号。所述外部输入输出线路可以与所述半导体器件电连接。根据示例性实施例的另一个方面，一种半导体系统包括多个半导体组件；以及控制器，其与所述半导体组件交换数据和指令/地址。所述多个半导体组件均包括半导体器件、指令通道和数据通道。所述半导体器件包括半导体单元阵列、行译码器、列译码器和读出放大器。所述半导体单元阵列包括晶体管，其包括栅极和栅极接面区域；电容器，其与所述栅极接面区域相连；多条埋入式位线，其设置为与所述栅极交叉；以及多个位线接面区域，各个位线接面区域呈岛形，形成在所述埋入式位线之间并与所述埋入式位线相连。根据示例性实施例的另一个方面，一种制造半导体器件的方法包括形成多条埋入式位线；以及形成多个位线接面区域，所述多个位线接面区域设置在所述埋入式位线之间并与所述埋入式位线相连，各个位线接面区域均具有岛形。形成所述多条埋入式位线的步骤可以包括通过蚀刻半导体基板来形成多个线图案；以及在所述多条埋入式位线之间的下部埋入位线导电层。所述多条埋入式位线均包括从如下群组中选择的至少一者，所述群组包括氮化钛层、多晶硅层和钴层。所述方法还可以包括在形成所述多条埋入式位线之后，在所述多条埋入式位线之间的各个线图案中形成多个位线接面区域。所述方法还可以包括在形成所述多个位线接面区域之后，在所述线图案之间的多条埋入式位线上形成绝缘层；在所述绝缘层和所述线图案上形成限定栅极的掩模图案；以及通过使用所述掩模图案作为蚀刻掩模蚀刻所述线图案来形成柱图案，从而将所述多个位线接面区域隔开。
形成所述绝缘层的步骤可以包括在所述线图案之间的多条埋入式位线上堆叠第一绝缘层和第二绝缘层。所述第一绝缘层可以包括氧化物层，并且所述第二绝缘层可以包括氮化物层。形成将所述多个位线接面区域隔开的柱图案的步骤可以包括使用所述掩模图案作为蚀刻掩模，形成所述第二绝缘层和所述线图案；以及使用所述第一绝缘层作为蚀刻掩模，进一步蚀刻被蚀刻的线图案。所述方法还可以包括在形成所述柱图案之后，蚀刻所述绝缘层的上部，以便将所述柱图案的上部露出；在包括露出的柱图案在内的半导体基板的整个表面上形成栅极导电材料；以及蚀刻所述栅极导电材料，以便在所述柱图案的侧部处形成栅极。在所述柱图案的两个侧部处形成所述栅极的步骤可以包括蚀刻所述栅极导电材料的上部，以便将所述柱图案的上部露出；在露出的柱图案的两个侧部形成间隔物；以及使用所述间隔物作为蚀刻掩模蚀刻所述栅极导电材料。所述栅极导电材料可以包括从如下群组中选择的至少一者，所述群组包括钛、氮化钛、和钨。下面在“具体实施方式
”部分中描述上述和其它特征、方面以及实施例。
从结合附图的以下详细描述中可以更清楚地理解本发明主题的以上和其它方面、特征以及优点，其中图I是示出根据本发明示例性实施例的半导体器件的示意图，其中，图I中的(i)是半导体器件的透视图，图I中的(ii)是沿着图I的⑴中的直线X-X’截取的半导体器件的剖视图，图I中的(iii)是沿着图I的(i)中的直线Y-Y’截取的半导体器件的剖视图；图2a至图2m是示出制造根据本发明示例性实施例的半导体器件的方法的示意图，其中，图2a至图2m中的(i)是半导体器件的透视图，图2a至图2m中的(ii)是沿着图2a至图2m的(i)中的直线X-X’截取的半导体器件的剖视图，图2a至图2m中的(iii)是沿着图2a至图2m的(i)中的直线Y_Y’截取的半导体器件的剖视图；图3是示出根据本发明示例性实施例的半导体单元阵列的电路图； 图4是示出根据本发明示例性实施例的存储器件的框图；图5是示出根据本发明示例性实施例的存储组件的框图；以及图6是示出根据本发明示例性实施例的存储系统的框图。
具体实施例方式下面，将参考作为示例性实施例(和中间结构)示意图的剖视图描述各示例性实施例。因此，可以预见到例如因为制造技术和/或公差而可能导致示意图中的形状有所变化。因此，示例性实施例不应该被认为限于图中所示区域的具体形状，而是还可以包括由例如制造工艺造成的形状偏差。在附图中，为了清晰起见，可能会放大某些层和区域的长度和尺寸。附图中的相似附图标记表示相似的部件。还应该理解到，当某一层被称为“位于另一层或基板上”时，该层可以直接位于其它层或基板上，或者也可以存在中间层。在下文中，将参考附图详细描述根据本发明的示例性实施例的半导体单元和半导体器件。
图I是示出根据本发明示例性实施例的包括位线的半导体单元的示意图，其中，图I中的α)是半导体单元的透视图，图I中的(ii)是沿着图I的α)中的直线x-x’截取的半导体单元的剖视图，图I中的(iii)是沿着图I的(i)中的直线Y-Y’截取的半导体单元的剖视图。参考图1，半导体单元包括位线、彼此隔开的呈岛形的位线接面区域、与位线垂直地设置的栅极、栅极接面区域和存储单元。稍后将详细描述这种半导体单元的元件。首先，在半导体基板100上形成有多个柱图案110a，每个柱图案IlOa均包括一侧触点(OSC) 129。OSC 129由形成在各个柱图案IlOa的两侧和上表面上的第一衬垫绝缘层115和第二衬垫绝缘层125来限定。第一衬垫绝缘层115可以包括氧化物层，第二衬垫绝缘层125可以包括風化物层。在单元的柱图案IlOa之间的下部形成有位线131并且位线131沿Y_Y’方向设置。位线131可以包括由钨(W)或氮化钛(TIN)形成的单层。可选地，位线131可以由第一位 线导电层120、第二位线导电层123和第三位线导电层130的叠层结构形成。第一位线导电层120可以包括钛(Ti)、TiN、或钴(Co)，并且形成该第一位线导电层120来减小位线131的电阻。第二位线导电层123和第三位线导电层130可以包括掺杂的多晶硅层。在各个柱图案IlOa中在位线131的一侧处设置有位线接面区域135a。位线接面区域135a形成为彼此隔开的岛形。位线接面区域135a形成为岛形，从而能够减小位线131与位线131之间的耦合电容。在位线131上形成有与位线131垂直地延伸的栅极150a。栅极150a形成为直线形，以便沿着各柱图案IlOa的两侧延伸。在各柱图案IlOa的上部形成有存储节点接面区域157，并且在各柱图案IlOa上设置有存储单元160。这里，存储单元160可以包括电容器。如上所述，位线接面区域135a形成为岛形，以便减小位线接面区域135a与位线131之间的接触面积，从而减小了相邻的位线之间的耦合电容。图2a至图2m是示出制造根据本发明示例性实施例的半导体器件的方法的示意图，其中，图2a至图2m中的⑴是半导体器件的透视图，图2a至图2m中的(ii)沿着图2a至图2m的(i)中的直线X-X’截取的半导体器件的剖视图，图2a至图2m中的(iii)是沿着图2a至图2m的(i)中的直线Y_Y’截取的半导体器件的剖视图。参考图2a，在半导体基板200上形成限定埋入式位线区域的掩模图案205。掩模图案205可以形成为直线形并且由包括氮化物层的材料形成。接下来，使用掩模图案205作为蚀刻掩模来蚀刻半导体基板200，以便形成多个线图案210。通过蚀刻半导体基板200的一部分，形成沿着Y-Y’方向延伸形状的线图案210。在包括线图案210和掩模图案205在内的半导体基板200的表面上沉积第一衬垫绝缘层215。第一衬垫绝缘层215可以由包括氧化物层的材料形成，并且第一衬垫绝缘层215的厚度可以是80A至120A。参考图2b，在包括形成有第一衬垫绝缘层215的线图案210在内的半导体基板200的整个表面上形成第一位线导电层220。此时，第一位线导电层220形成为用于减小位线的电阻。第一位线导电层220可以由Ti、TiN、Co、或它们的组合形成。然后，执行回蚀工序来蚀刻第一位线导电层220，从而使第一位线导电层220保留在线图案210之间的下部。参考图2c，在第一衬垫绝缘层215和第一位线导电层220上形成第二位线导电层223。第二位线导电层223可以包括掺杂的多晶硅层。然后，执行回蚀工序来蚀刻第二位线导电层223，从而将第二位线导电层223保留在线图案210之间的第一位线导电层220上。这里，第二位线导电层223的上表面水平与要在后续工序中形成的OSC的上部相对应。将第一衬垫绝缘层215的从第二位线导电层223露出的设置在各个线图案210的侧壁处和掩模图案205的上表面上的一部分移除。可以通过清洗工序来移除第一衬垫绝缘层215。此时，可以将第一衬垫绝缘层215蚀刻掉最初形成的厚度的大约一半。例如，在清洗工序之后，第一衬垫绝缘层215可以保留有40A至60A的厚度。此外，也可以根据清洗处理时间部分地移除第二位线导电层223的侧壁处的第一衬垫绝缘层215。可以将第二位线导电层223的侧壁上的第一衬垫绝缘层215移除至与第二位线导电层223的上表面相距250A至300A的深度。然后，在第一衬垫绝缘层215和第二位线导电层223的表面上沉积第二衬垫绝缘层225。第二位线绝缘层225可以由包括氮化物层的材料层形成。接下来，执行回蚀工序来移除第二衬垫绝缘层225的设置在掩模图案205和第二位线导电层223上的部分，从而使第二衬垫绝缘层225保留在各个线图案210侧壁上的第一衬垫绝缘层215的表面上。参考图2d，蚀刻从线图案210之间露出的第二位线导电层223的上部，以便将第一衬垫绝缘层215露出。这里，在该蚀刻工序之后所保留的第二位线导电层223的上表面水平与稍后要形成的OSC的下部相对应。应良好地控制第二位线导电层223的蚀刻均一性，以防止使第二位线导电层223下方的第一位线导电层220露出。参考图2e，形成牺牲导电层(未示出)以在各个线图案210的一侧将第一衬垫绝缘层215和第二衬垫绝缘层225露出。将各个线图案210的一侧处的第一衬垫绝缘层215的露出部分移除，以将各个线图案210的一侧的一部分露出。线图案210的露出部分是OSC
229。第一衬垫绝缘层215是氧化物系材料，并且第二衬垫绝缘层225是具有不同选择性的氮化物系材料，因此第二衬垫绝缘层225不会被蚀刻处理移除。移除牺牲导电层(未示出)。 接下来，在包括线图案210在内的半导体基板200的表面上形成第三位线导电层
230。第三位线导电层230可以包括与第二位线导电层223的材料相同的材料，也就是掺杂的多晶硅层。然后，执行回蚀工序来蚀刻第三位线导电层230，从而使第三位线导电层230保留在第二位线导电层223上。接下来，使掺入至埋入式位线231的第二位线导电层223和第三位线导电层230中的离子扩散，以便在各个线图案210中形成位线接面区域235。位线接面区域235形成为穿过形成在线图案210的一侧的OSC 229，以便使呈直线形的位线接面区域235沿着线图案210延伸。从而，位线接面区域235与位线接面区域235相连，并且通过形成在位线231的侧壁上的第一衬垫绝缘层215而与相邻的位线接面区域235绝缘。然而，仅第一衬垫绝缘层215不足以防止相邻的位线之间由高电容量和低读出裕量而产生的耦合电容。参考图2f，在包括线图案210和第三位线导电层230在内的半导体基板200的整个表面上沉积覆盖层232。然后，在包括形成有覆盖层232的线图案在内的半导体基板200的整个表面上形成第一绝缘层237，并且执行平坦化工序，直到线图案210的上表面上的第一衬垫绝缘层215露出为止。再次执行回蚀工序来蚀刻第一绝缘层237，以便将线图案210的上部的表面露出。此时，第一绝缘层237可以包括氧化物层，并且由具有良好间隙填充特性的旋涂介电(SOD)层形成。接下来，在第一绝缘层237上形成第二绝缘层240，并且执行平坦化工序，直到线图案210的上表面上的第一衬垫绝缘层215露出为止。这里，第二绝缘层240可以包括氮化物层。参考图2g，在第二绝缘层240和线图案210上形成限定竖直栅极的掩模图案242。掩模图案242形成为直线形，并且形成为沿着图I中的与埋入式位线231垂直的X-X’方向延伸。参考图2h，使用掩模图案242作为蚀刻掩模来蚀刻第二绝缘层240和线图案210的上部。然后，参考图2i，使用掩模图案242作为蚀刻掩模进一步蚀刻线图案210，以便形成柱图案210a。可以执行蚀刻线图案210的工序直到位线接面区域235的一部分被移除为止。结果，呈直线形的位线接面区域235被分隔为岛形的分隔位线接面区域235a。此时，由 于线图案210的硅层与第一绝缘层237的氧化物层之间存在蚀刻选择性差异，所以当线图案210被蚀刻时，第一绝缘层237不被蚀刻。参考图2j，在从柱图案210a露出的半导体基板200上形成第三绝缘层243。第三绝缘层243可以由包括氧化物层的材料形成。例如，作为第三绝缘层243，可以使用SOD氧化物层和高密度等离子体(HDP)氧化物层中的任一者。更具体地说，可以依次堆叠SOD氧化物层和HDP氧化物层。接下来，执行湿式清洗工序来蚀刻第三绝缘层243，以使柱图案210a的上部露出。此时，第三绝缘层243的表面水平可以比位线接面区域235a的上部更高。接下来，移除掩模图案242。参考图2k，在柱图案210a和第三绝缘层243的表面上形成栅极绝缘层245，并且在包括栅极绝缘层245在内的半导体基板200的表面上形成栅极导电材料250。栅极导电材料250可以包括TiN、W、或它们的组合。栅极导电材料250可以在栅极绝缘层245的表面上形成为直线形。因此，当栅极导电材料250形成为直线形时，可以省略稍后要执行的间隔物蚀刻工序。参考图21，执行回蚀工序，从而在柱图案210a之间的第三绝缘层243上保留具有恒定厚度的栅极导电材料250。接下来，在包括柱图案210a和栅极导电材料250在内的半导体基板200的表面上沉积间隔物材料。间隔物材料可以由氧化物层、氮化物层、或它们的组合中的任一者来形成。优选的是依次形成氮化物层和氧化物层。这里，间隔物材料的厚度与稍后形成的栅极的线宽相对应。接下来，执行回蚀工序，以便在柱图案210a的侧壁处的栅极绝缘层245的表面上形成间隔物255。使用间隔物255作为蚀刻掩模来蚀刻栅极导电材料250，以便在柱图案210a的侧壁处形成栅极250a。参考图2m，蚀刻栅极绝缘层245、第一衬垫绝缘层215和掩模图案205，以便形成存储节点触点孔(未示出)。形成在存储节点触点孔中的导电材料形成存储节点接面区域257。导电材料可以包括多晶硅。存储节点接面区域257形成在各柱图案210a的上部，并且在各柱图案210a上形成呈圆柱形的存储节点260。存储节点260可以形成为与柱图案210a的上部中的存储节点接面区域257相连。如上所述，位线接面区域235a形成岛形，以便减小位线接面区域235a与位线231之间的接触面积，从而能够减小位线231与相邻的位线231之间的耦合电容。因此，增大了工序的刷新裕量，从而提高了半导体器件的性能。图3是示出包括本发明的上述示例性实施例在内的存储单元阵列的电路图。通常，存储单元阵列包括多个存储单元，并且各存储单元均包括一个晶体管和一个电容器。这种存储单元设置在位线BLl、……、BLn与字线WL1、……、WLm的交叉处。存储单元基于施加在列译码器和行译码器所选择的位线BL1、……、BLn和字线WL1、……、WLm上的电压，存储并输出数据。如图3所示，在存储单元阵列中，位线BL1、……、BLn形成为沿作为长度方向的第
一方向(S卩，位线方向)延伸，而字线WL1、......、WLm形成为沿作为长度方向的第二方向
(即，字线方向)延伸，从而位线BL1、……、BLn和字线WL1、……、WLm设置为彼此交叉。晶体管的第一端子(例如，漏极端子)与位线BL1、……、BLn相连，第二端子(例如，源极端子)与电容器相连，并且第三端子(例如，栅极端子)可以与字线WL1、……、WLm相连。在存储单元阵列中设置有包括位线BL1、……、BLn和字线WL1、……、WLm的多个存储单
J Li ο这里，位线形成为如图I所示。位线的一侧可以与位线接面区域相连，并且位线接面区域可以具有彼此隔开的岛形。如上所述，根据本示例性实施例的存储单元阵列能够减小位线之间的耦合电容，从而改善器件的性能。图4是示出根据本发明示例性实施例的存储器件的框图。参考图4，存储器件可以包括半导体单元阵列、行译码器、列译码器和读出放大器(SA)。行译码器从存储单元阵列的字线中选择与要执行读出或写入操作的存储单元相对应的字线，并且将字线选择信号(RS)输出至存储单元阵列。列译码器从存储单元阵列的位线中选择与要执行读出或写入操作的存储单元相对应的位线，并且将位线选择信号(CS)输出至存储单元阵列。此外，读出放大器读取存储在行译码器和列译码器所选择的存储单元中的数据BDS。这里，位线形成为如图I所示。位线的一侧可以与位线接面区域相连，并且位线接面区域可以形成为彼此隔开的岛形。如上所述，根据本示例性实施例的存储器件能够减小位线之间的耦合电容，从而改善器件的性能。根据本示例性实施例的半导体器件可以应用于动态随机存取存储器(DRAM)，但不限于此，而且可以应用于静态随机存取存储器(SRAM)、闪速存储器、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、相变随机存取存储器(PRAM)。作为上述半导体器件的主要元件组，存在台式计算机、便携式计算机、用于服务器中的计算存储器、具有各种规格的图形存储器、以及近年来随着移动通信的发展而吸引了大量注意力的移动存储器。此外，上述半导体器件可以提供给例如存储棒、多媒体卡(MMC)、安全数码卡(SD卡)、袖珍闪存卡(CF卡)、极端数码图像卡(xD卡)、通用串行总线(USB)闪存器件等的移动记录介质等各种数码应用，以及例如MP3播放器(MP3P)、便携式多媒体播放器(PMP)、数码相机、便携式摄像机、移动电话等各种数码应用。单一类型的半导体器件可以应用于例如多芯片封装(MCP)、芯片上的磁盘(DOC)、或嵌入式器件等技术。单一类型的半导体器件可以应用于例如相机电话、网络相机、应用于医学的小型摄像装置等各种领域中要设置的CMOS图像传感器(CIS)上。
图5是示出根据本发明示例性实施例的存储组件的框图。参考图5，存储组件包括多个半导体器件，其安装在组件基板上；指令通道，其允许半导体器件从外部控制器(未示出)接收控制信号(地址信号(ADDR)、指令信号(CMD)、时钟信号(CLK));以及数据通道，其与半导体器件相连并向半导体器件发送数据。这里，可以使用与常规存储组件中所使用的指令通道和数据通道相同的指令通道和数据通道，或者可以使用与常规存储组件中所使用的指令通道和数据通道类似的指令通道和数据通道。尽管图5示出了安装在存储组件的正面上的八个半导体器件，但也可以以相同的方式将半导体器件安装在组件基板的背面。也就是说，可以将半导体器件安装在组件基板的一侧或两侧，并且半导体器件的数量不限于图5所示的情况。另外，组件基板的材料和构造不受具体限制。 形成在这种存储组件中的位线形成为如图I所示。位线的一侧可以与位线接面区域相连，并且位线接面区域可以形成为彼此隔开的岛形。如上所述，根据本示例性实施例的存储组件能够减小位线之间的耦合电容，从而改善器件的性能。图6是示出根据本发明示例性实施例的存储系统的框图。参考图6，存储系统包括存储组件，存储组件包括一个或多个半导体器件。存储系统包括存储控制器，存储控制器经由系统总线与存储组件交换数据和指令/地址信号。形成在存储系统的半导体器件中的位线形成为如图I所示。位线的一侧可以与位线接面区域相连，并且位线接面区域可以形成为彼此隔开的岛形。如上所述，根据本示例性实施例的半导体系统能够减小位线之间的耦合电容，从而改善器件的性能。根据上述示例性实施例的半导体单元和半导体器件能够提供如下效果。第一，可以获得相邻的位线之间的耦合电容得到减小的有益效果。第二，有效地防止位线的阻挡金属层在竖直栅极氧化工序中氧化。第三，能够防止线图案由于形成在线图案的侧壁上的厚绝缘层而在形成阻挡金属层之后的回蚀工序中被侵蚀。第四，由于线图案的硅层与位线导电层的掺杂多晶硅接触，所以可以获得接面区域的漏电流得到减小的效果。本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所描述的实施例。也不限于任何特定类型的半导体器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。本申请要求2011年5月25日提交的韩国专利申请No. 10-2011-49711的优先权，该韩国专利申请的全部内容以引用的方式并入本文。
权利要求
1.一种半导体器件，包括 多条埋入式位线；以及 多个位线接面区域，其设置在所述埋入式位线之间并与所述埋入式位线相连，各个位线接面区域均呈岛形。
2.根据权利要求I所述的半导体器件，其中，所述多条埋入式位线均具有直线形。
3.根据权利要求I所述的半导体器件，其中，所述多条埋入式位线均包括从如下群组中选择的至少一者，所述群组包括氮化钛层、多晶硅层和钴层。
4.根据权利要求I所述的半导体器件，还包括一侧触点，其设置在所述埋入式位线的一侧。
5.根据权利要求4所述的半导体器件，其中，所述位线接面区域经由所述一侧触点而与所述埋入式位线相连。
6.根据权利要求I所述的半导体器件，其中，所述多个位线接面区域设置为与在与所述多条埋入式位线的方向相同的方向上设置的相邻位线接面区域隔开。
7.根据权利要求I所述的半导体器件，还包括覆盖层，其设置在所述多条埋入式位线上。
8.根据权利要求7所述的半导体器件，其中，所述覆盖层包括氮化物层。
9.一种半导体单元，包括晶体管，其包括栅极和栅极接面区域； 多条埋入式位线，其设置为与所述栅极交叉；以及 多个位线接面区域，各个位线接面区域呈岛形，形成在所述埋入式位线之间并与所述埋入式位线相连。
10.根据权利要求9所述的半导体单元，还包括存储单元，其与所述栅极接面区域相连。
11.根据权利要求10所述的半导体单元，其中，所述存储单元包括电容器。
12.根据权利要求9所述的半导体单元，其中，所述栅极是竖直栅极。
13.根据权利要求9所述的半导体单元，其中，所述埋入式位线包括从如下群组中选择的任意一者，所述群组包括氮化钛层、多晶硅层、钴层和它们的组合。
14.根据权利要求9所述的半导体单元，还包括一侧触点，其设置在所述埋入式位线的一侧。
15.根据权利要求14所述的半导体单元，其中，所述位线接面区域经由所述一侧触点而与所述埋入式位线相连。
16.根据权利要求9所述的半导体单元，其中，所述多个位线接面区域设置为与在与所述多条埋入式位线的方向相同的方向上设置的相邻位线接面区域隔开。
17.一种半导体器件，包括核心电路区域；以及 半导体单元阵列，其包括多个如权利要求9所述的半导体单元。
18.根据权利要求17所述的半导体器件，其中，所述核心电路区域包括 行译码器，其选择所述半导体单元阵列的字线； 列译码器，其选择所述半导体单元阵列的位线；以及 读出放大器，其读出存储在所述行译码器和所述列译码器所选择的半导体单元中的数据。
19.一种半导体组件，包括如权利要求17所述的半导体器件；以及外部输入输出线路。
20.根据权利要求19所述的半导体组件，其中，所述半导体器件还包括数据输入缓冲器；指令地址输入缓冲器；以及电阻单元。
21.根据权利要求20所述的半导体组件，还包括外部指令地址总线，其向所述指令地址输入缓冲器发送指令/地址信号；以及电阻单元。
22.根据权利要求19所述的半导体组件，其中，所述外部输入输出线路与所述半导体器件相连。
23.一种半导体系统，包括如权利要求19所述的半导体组件；以及控制器，其与所述半导体组件交换数据和指令/地址。
全文摘要
本发明公开一种半导体单元和半导体器件，通过在形成埋入式位线时形成呈独立岛形的位线接面区域，使该半导体单元和半导体器件能够减小相邻的位线之间的耦合电容，从而改善半导体器件的性能。该半导体单元包括晶体管，其包括栅极和栅极接面区域；多条埋入式位线，其设置为与栅极交叉；以及多个位线接面区域，各个位线接面区域具有形成在埋入式位线之间的岛形并与埋入式位线相连。
文档编号H01L27/108GK102800673SQ201210003508
公开日2012年11月28日 申请日期2012年1月6日 优先权日2011年5月25日
发明者金承焕 申请人:海力士半导体有限公司