专利名称：具有超级接口的功率晶体管组件及其制作方法
技术领域：
本发明涉及一种功率晶体管组件及其制作方法，特别涉及一种具有超级接口的功率晶体管组件及其制作方法。
背景技术：
在功率晶体管组件中，漏极与源极间导通电阻RDS(on)的大小是与组件的功率消耗成正比，因此降低导通电阻RDS(on)的大小可减少功率晶体管组件所消耗的功率。于导通电阻RDS(on)中，用于耐压的外延层所造成的电阻值所占的比例为最高。虽然增加外延层中导电物质的掺杂浓度可降低外延层的电阻值，但外延层的作用为用于承受高电压。若增加掺杂浓度会降低外延层的崩溃电压，因而降低功率晶体管组件的耐压能力。为了维持或提升功率晶体管组件的耐压能力，并降低外延层的电阻值，目前已发展出一种具有超级接口(super junction)的功率晶体管组件，以兼具高耐压能力以及低导通电阻。于现有功率晶体管组件中，基底上是形成有沿着水平方向交替设置P型外延层与N型外延层，使P型外延层与N型外延层形成多个PN接面，彼此平行且垂直于基底表面。现有制作功率晶体管组件的方法是利用刻蚀工艺于N型外延层中形成多个深沟槽，然后于深沟槽中填入P型外延层。然而，深沟槽的深宽比具有一定大小，且现有的刻蚀工艺所制作出的沟槽的深宽比有一定的限制，因此P型外延层也不易完整填充于沟槽中，而容易于其中产生空隙，使超级接口有缺陷。尤其是当功率晶体管组件的尺寸逐渐缩小化时，深沟槽的深宽比更会增加，而更容易产生有缺陷的超级接口。有鉴于此，提供一种具有超级接口的功率晶体管组件及其制作方法，来降低利用刻蚀工艺制作深沟槽所造成的限制，且降低沉积外延层的困难度，以避免形成有缺陷的超级接口实为本领域的技术人员努力的目标。
发明内容
本发明的主要目的在于提供一种具有超级接口的功率晶体管组件及其制作方法，以降低利用刻蚀工艺制作深沟槽所造成的限制，且降低沉积外延层的困难度。为达上述的目的，本发明提供一种具有超级接口的功率晶体管组件，其包括一基底、一第一外延层、一第二外延层以及一第三外延层。基底具有一第一导电类型。第一外延层设于基底上，且具有多个沟槽。第二外延层填满沟槽，且第二外延层的上表面高于第一外延层的上表面。第二外延层具有多个穿孔，贯穿第二外延层并位于第一外延层上，其中第二外延层与第一外延层具有不同导电类型。第三外延层填满穿孔，并与第一外延层相接触，其中第三外延层与第一外延层具有相同导电类型。为达上述的目的，本发明提供一种制作具有超级接口的功率晶体管组件的方法。首先，提供具有一第一导电类型的一基底，且于基底上形成一第一外延层。接着，图案化第一外延层，以于第一外延层中形成多个沟槽。然后，于第一外延层上形成一第二外延层，且第二外延层填满沟槽，其中第二外延层与第一外延层具有不同导电类型。随后，图案化第二外延层，以于第二外延层中形成多个第一穿孔，分别暴露出第一外延层。接着，于第二外延层上形成一第三外延层，且第三外延层填满第一穿孔，而与第一外延层相接触，其中第三外延层与第一外延层具有相同导电类型。本发明通过重复于基底上进行N型外延工艺、图案化工艺、P型外延工艺、图案化工艺来达到分别堆叠N型外延层与P型外延层，使所堆叠的N型外延层与P型外延层形成具有一定高度的超级接口。借此，本实施例可避免因一次于外延层中制作出深沟槽而造成填入沟槽中的P型外延层具有空隙，进而制作出具有缺陷的超级接口，且可降低利用刻蚀工艺制作深沟槽所造成的限制，以及降低沉积外延层的困难度。
图1至图8为本发明一第一优选实施例的功率晶体管组件的制作方法示意图。图9为本发明一第二优选实施例的功率晶体管组件剖面示意图。图10与图11为本发明一第三优选实施例的功率晶体管组件的制作方法示意图。图12与图13为本发明一第四优选实施例的功率晶体管组件的制作方法示意图。其中，附图标记说明如下:100功率晶体管组件 102基底104第一外延层104a沟槽106第一图案化掩模层106a 第一开口108第二外延层108a第一穿孔110第二图案化掩模层IlOa第二开口112第三外延层112a第二穿孔114第四外延层116绝缘层118栅极导电层120栅极结构122基体掺杂区124源极掺杂区126介电层128接触洞130源极金属层132漏极金属层200功率晶体管组件 300功率晶体管组件302第五外延层 400功率晶体管组件402第五外延层 404第六外延层
具体实施例方式请参考图1至图8，图1至图8为本发明一第一优选实施例的功率晶体管组件的制作方法示意图，其中图8为本发明第一优选实施例的功率晶体管组件的剖面示意图。如图1所示，首先提供一基底102，例如:硅晶圆，且基底102具有一第一导电类型。然后，进行一第一外延工艺，于基底102上形成一第一外延层104。随后，于第一外延层104上形成一第一图案化掩模层106，且第一图案化掩模层106具有多个第一开106a，暴露出第一外延层104。接着，以第一图案化掩模层106为掩模，进行一第一图案化工艺，图案化第一外延层104，以于第一外延层104中形成多个沟槽104a。于本发明中，外延工艺可为例如物理气相沉积工艺或化学气相沉积工艺等沉积工艺，但不以此为限。并且，各沟槽104a贯穿第一外延层104而暴露出基底102。如图2所示，接着，移除第一图案化掩模层106，进行一第二外延工艺，于第一外延层104上覆盖一第二外延层108，且第二外延层108填满各沟槽104a，使第二外延层108的上表面高于第一外延层104的上表面。随后，于第二外延层108上形成一第二图案化掩模层110，具有多个第二开口 110a，且各第二开IlOa的位置位于第一外延层104的正上方，以暴露出第一外延层104上的第二外延层108。接着，以第二图案化掩模层110为掩模,进行一第二图案化工艺，图案化第二外延层108，以于第二外延层108中形成多个第一穿孔108a，贯穿第二外延层108,并分别暴露出第一外延层104。于本实施例中，第一外延层104具有第一导电类型，且第二外延层108具有不同于第一导电类型的一第二导电类型。并且，本实施例的第一导电类型与第二导电类型分别为N型与P型，但不限于此，也可互换。由于本实施例的N型第一外延层104与N型基底102具有相同导电类型，因此沟槽104a并不限需贯穿N型第一外延层104，而也可未贯穿N型第一外延层104。此外，本发明的第一开106a与沟槽104a的数量不限为多个，也可分别仅为单一个。此外，第一穿孔108a的宽度大体上与位于两相邻沟槽104a之间的N型第一外延层104的宽度相同，但本发明并不限于此，第一穿孔108a的宽度也可大于或小于位于两相邻沟槽104a之间的N型第一外延层104的宽度。此外，为了使P型第二外延层108填满各沟槽104a，P型第二外延层108的沉积厚度大于各沟槽104a的宽度的二分的一。如图3所示，然后，移除第二图案化掩模层110，进行一第三外延工艺，于P型第二外延层108上覆盖一 N型第三外延层112，且N型第三外延层112填满各第一穿孔108a，而与N型第一外延层104相接触。至此N型第一外延层104与其上的N型第三外延层112分别与P型第二外延层108形成多个垂直N型基底102表面的PN接面，也称为超级接口，作为功率晶体管组件的耐压结构，可用于承受从N型基底102来的高电压，且PN接面沿着水平方向依序交替设置。于本实施例中，由于第一穿孔108a的宽度与位于两相邻沟槽104a之间的N型第一外延层104的宽度相同，使填入第一穿孔108a的N型第三外延层112与其下方的N型第一外延层104具有相同宽度，因此为了使N型第一外延层104与P型第二外延层108所构成的超级接口以及N型第三外延层112与P型第二外延层108所构成的超级接口具有相同电荷分布，以具有相同耐压能力，N型第三外延层112与N型第一外延层104大体上具有相同的掺杂浓度。不过，本发明的N型第三外延层112与其下方的N型第一外延层104也可具有不同宽度。于本发明的其它实施例中，当N型第三外延层112与其下方的N型第一外延层104具有不同宽度时，为了使N型第一外延层104与P型第二外延层108所构成的超级接口以及N型第三外延层112与P型第二外延层108所构成的超级接口具有相同耐压能力，N型第三外延层112与其下方的N型第一外延层104具有不同掺杂浓度。举例来说，当N型第一外延层104的宽度大于N型第三外延层112的宽度时，N型第一外延层104的掺杂浓度小于N型第三外延层112的掺杂浓度，使N型第一外延层104与P型第二外延层108所构成的超级接口的电荷分布以及N型第三外延层112与P型第二外延层108所构成的超级接口的电荷分布具有相同耐压能力。反之也然。 值得一提的是，由于P型第二外延层108的位置对应于N型第一外延层104的沟槽104a，且P型第二外延层108的第一穿孔108a对应于N型第一外延层104的位置，因此本实施例可通过于N型基底102上依序进行N型外延工艺、图案化工艺、P型外延工艺、图案化工艺以及N型外延工艺来分别堆叠N型外延层与P型外延层，进而制作出具有一预定高度的超级接口。借此，本实施例可避免因一次于外延层中制作出深沟槽而造成填入沟槽中的P型外延层具有空隙，进而制作出具有缺陷的超级接口，且可降低利用刻蚀工艺制作深沟槽所造成的限制，以及降低沉积外延层的困难度。如图4所示，接着，进行一研磨工艺以及一回刻蚀工艺，以移除位于P型第二外延层108上的N型第三外延层112，使P型第二外延层108的上表面与N型第三外延层112的上表面位于同一平面上。随后，进行一第四外延工艺，于P型第二外延层108与N型第三外延层112上覆盖一 N型第四外延层114。接下来，于N型第四外延层114上覆盖一绝缘层116,例如氧化娃(SiO2)。然后,进行一沉积工艺与一光刻工艺,于绝缘层116上形成多个栅极导电层118，例如多晶硅，作为功率晶体管组件的栅极，且各栅极导电层118位于N型第三外延层112的正上方，其中各栅极导电层118与其下方的部分绝缘层116构成一栅极结构120。如图5所示，接着，以栅极导电层118为掩模，进行一 P型离子注入工艺以及一热趋入工艺，于任两相邻栅极结构120之间的N型第四外延层114中形成一 P型基体掺杂区122，且P型基体掺杂区122与P型第二外延层108相接触，并与栅极结构120部分重叠，以作为功率晶体管组件的基极。于本发明其它实施例中，第一外延层也可与基底具有不同导电类型，而为P型，且第二外延层可与基底具有相同导电类型，而为N型。并且，栅极结构的位置对应于N型第二外延层，使所形成的P型基体掺杂区位于P型第三外延层上，且与P型第三外延层相接触。如图6所示，然后，利用一光罩(图未示)，进行一 N型离子注入工艺以及一热趋入工艺，于各P型基体掺杂区122中形成二 N型源极掺杂区124，分别与各栅极结构120部分重叠，以作为功率晶体管组件的源极。本发明的栅极结构120、P型基体掺杂区122以及N型源极掺杂区124并不限分别具有多个，且也可仅具有单一个，并可依据实际需求来作相对应调整。如图7所示，接着，于栅极导电层118以及绝缘层116上覆盖一介电层126，例如氧化硅。然后，进行一光刻工艺，于介电层126与绝缘层116中形成多个接触洞128，且各接触洞128暴露出N型源极掺杂区124与P型基体掺杂区122。此外，此接触洞128也形成于栅极导电层118上，以形成栅极接触洞(图未示)。于本发明的其它实施例中，形成接触洞之后可进行一 P型离子注入工艺与一热趋入工艺，以于各P型基体掺杂区中形成一 P型接触掺杂区，但不限于此。如图8所不,然后，于介电层126上与接触洞128中形成一源极金属层130。并且，于N型基底102下形成一漏极金属层132。于本实施例中，形成源极金属层130与漏极金属层132的步骤可分别包含进行等离子体溅镀或电子束沉积等工艺，且源极金属层130与漏极金属层132可分别包括钛、氮化钛、铝、钨等金属或金属化合物，但不限于此。至此已完成本实施例的功率晶体管组件100。于本发明的其它实施例中，于形成源极金属层130之前也可先于接触洞128中形成接触插塞，或先于接触洞128底部的N型第四外延层114上形成一阻障层。本发明的功率晶体管组件及其制作方法并不以上述实施例为限。下文将继续揭示本发明的其它实施例或变化形，然为了简化说明并突显各实施例或变化形之间的差异，下文中使用相同标号标注相同组件，并不再对重复部分作赘述。请参考图9，且一并参考图1至图3。图9为本发明一第二优选实施例的功率晶体管组件的剖面示意图。如图1至图3所示，本实施例的制作方法于形成N型第三外延层之前的步骤与第一实施例相同，因此在此不再赘述。接着，如图9所示，相较于第一实施例，本实施例的制作方法于形成N型第三外延层112之后不进行研磨工艺与回刻蚀工艺，使N型第三外延层112的上表面高于P型第二外延层108的上表面。然后，直接于N型第三外延层112上形成绝缘层116。并且，本实施例位于第一穿孔112a中的N型第三外延层112的宽度小于其下方的N型第一外延层104的宽度，且位于第一穿孔112a中的N型第三外延层112的掺杂浓度大于其下方的N型第一外延层104的掺杂浓度，但不限于此。然后，于P型第二外延层108上的N型第三外延层112中形成P型基体掺杂区122。为使P型基体掺杂区122可与P型第二外延层相接触，N型第三外延层的上表面与P型第二外延层的上表面的距离可根据离子注入工艺与热趋入工艺的条件来作调整。由于本实施例的后续步骤与第一实施例也相同，因此不再在此赘述。由此可知，本实施例的功率晶体管组件200是直接将P型基体掺杂区122设于P型第二外延层108上的N型第三外延层112中，可减少研磨工艺与回刻蚀工艺以及形成N型第四外延层114的制作成本。请参考图10与图11，且一并参考图1至图3。图10与图11为本发明一第三优选实施例的功率晶体管组件的制作方法示意图，其中图11为本发明第三优选实施例的功率晶体管组件的剖面示意图。相较于第一实施例，本实施例的第一外延层与第三外延层与基底具有不同导电类型，而为P型，且第二外延层与基底具有相同导电类型，而为N型。如图1至图3所示，本实施例的制作方法于形成第三外延层之前的步骤是与第一实施例相同，因此在此不再赘述。接着，如图10所示，相较于第一实施例，本实施例的制作方法于第三外延工艺之后，进行一第三图案化工艺，图案化P型第三外延层112，以于P型第三外延层112中形成多个第二穿孔112a，分别暴露出N型第二外延层108。然后，进行一第五外延工艺，于P型第三外延层112上形成一 N型第五外延层302，且N型第五外延层302填满各第二穿孔112a，而堆叠于N型第二外延层108上。随后，进行研磨工艺与回刻蚀工艺，移除位于P型第三外延层112上的N型第五外延层302，使P型第三外延层112的上表面与N型第五外延层302的上表面位于同一平面上。如图11所示，接着，进行第四外延工艺，于P型第三外延层112与N型第五外延层302上形成N型第四外延层114。由于本实施例的后续步骤与第一实施例也相同，因此不再在此赘述。于本实施例中，功率晶体管组件300的P型基体掺杂区122与P型第三外延层112相接触。于本发明的其它实施例中，第一外延层与第三外延层也可与基底具有相同导电类型，而为N型，且第二外延层与第五外延层可与基底具有相反导电类型，而为P型。并且，栅极结构的位置对应于N型第三外延层，使所形成的P型基体掺杂区位于P型第五外延层上，且与P型第五外延层相接触。或者，于形成N型第五外延层之后不进行研磨工艺与回刻蚀工艺，使N型第五外延层的上表面高于P型第三外延层的上表面。借此，P型基体掺杂区可形成于N型第五外延层中。请参考图12与图13，且一并参考图1至图3。图12与图13为本发明一第四优选实施例的功率晶体管组件的制作方法示意图，其中图13为本发明第四优选实施例的功率晶体管组件的剖面示意图。如图1至图3所示，本实施例的制作方法于形成N型第三外延层之前的步骤是与第一实施例相同，因此在此不再赘述。接着，如图12所示，相较于第一实施例，本实施例的制作方法是于第三外延工艺之后，图案化N型第三外延层112，以于N型第三外延层112中形成多个第二穿孔112a，分别暴露出P型第二外延层108。然后，至少重复一次形成P型第二外延层108、图案化P型第二外延层108以及形成N型第三外延层112的步骤，以于P型第二外延层108上形成至少一 P型第五外延层402以及于N型第三外延层112上形成至少一 N型第六外延层404，且N型第六外延层404覆盖P型第五外延层402。随后，进行研磨工艺与回刻蚀工艺，移除位于P型第五外延层402上的N型第六外延层404，使N型第六外延层404的上表面与P型第五外延层402的上表面位于同一平面上。如图13所示，然后，进行第四外延工艺，于N型第六外延层404与P型第五外延层402上形成N型第四外延层114。由于本实施例的后续步骤与第一实施例也相同，因此不再在此赘述。于本实施例中，功率晶体管组件400的P型基体掺杂区122与P型第五外延层402相接触。由于本实施例的后续步骤与第一实施例也相同，因此不再在此赘述。于本发明的其它实施例中，第一外延层、第三外延层与第六外延层也可与基底具有不同导电类型，而为P型，且第二外延层与第五外延层可与基底具有相同导电类型，而为N型。并且，栅极结构的位置对应于N型第五外延层，使所形成的P型基体掺杂区位于P型第六外延层上，且与P型第六外延层相接触。综上所述，本发明通过重复于基底上进行N型外延工艺、图案化工艺、P型外延工艺、图案化工艺来达到分别堆叠N型外延层与P型外延层，使所堆叠的N型外延层与P型外延层形成具有一定高度的超级接口。借此，本实施例可避免因一次于外延层中制作出深沟槽而造成填入沟槽中的P型外延层具有空隙，进而制作出具有缺陷的超级接口，且可降低利用刻蚀工艺制作深沟槽所造成的限制，以及降低沉积外延层的困难度。并且，各层的N型外延层的掺杂浓度可根据其所具有的宽度来作相对应调整，使各层的N型外延层与P型外延层所构成的超级接口具有相同电荷分布，进而具有相同耐压能力。以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。凡在本发明的精神和原则的内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围的内。
权利要求
1.一种具有超级接口的功率晶体管组件，其特征在于，包括: 一基底，具有一第一导电类型； 一第一外延层，设于所述基底上，且具有多个沟槽； 一第二外延层，填满所述沟槽，所述第二外延层的上表面高于所述第一外延层的上表面，且所述第二外延层具有多个穿孔，贯穿所述第二外延层并位于所述第一外延层上，其中所述第二外延层与所述第一外延层具有不同导电类型；以及 一第三外延层，填满所述穿孔，并与所述第一外延层相接触，其中所述第 三外延层与所述第一外延层具有相同导电类型。
2.如权利要求1所述的具有超级接口的功率晶体管组件，其特征在于，所述第一外延层具有所述第一导电类型，且所述第二外延层具有不同于所述第一导电类型的一第二导电类型。
3.如权利要求2所述的具有超级接口的功率晶体管组件，其特征在于，所述第二外延层的上表面与所述第三外延层的上表面位于同一平面上，且所述功率晶体管组件还包括: 一第四外延层，设于所述第二外延层与所述第三外延层上，并与所述第二外延层与所述第三外延层相接触，且所述第四外延层具有所述第一导电类型； 至少一栅极结构，设于所述第四外延层上； 至少一基体掺杂区，设于所述栅极结构一侧的所述第四外延层中，并与所述栅极结构部分重叠，且所述基体掺杂区具有 所述第二导电类型，其中所述基体掺杂区与所述第二外延层相接触；以及 至少一源极掺杂区，设于所述基体掺杂区中，并与所述栅极结构部分重叠，且所述源极掺杂区具有所述第一导电类型。
4.如权利要求2所述的具有超级接口的功率晶体管组件，其特征在于，所述第三外延层延伸至覆盖所述第二外延层，且所述功率晶体管组件还包括: 至少一栅极结构，设于所述第三外延层上； 至少一基体掺杂区，设于所述栅极结构一侧的所述第三外延层中，并与所述栅极结构部分重叠，且所述基体掺杂区具有所述第二导电类型，其中所述基体掺杂区与所述第二外延层相接触；以及 至少一源极掺杂区，设于所述基体掺杂区中，并与所述栅极结构部分重叠， 且所述源极掺杂区具有所述第一导电类型。
5.如权利要求2所述的具有超级接口的功率晶体管组件，其特征在于，所述第三外延层的上表面高于所述第二外延层的上表面，且所述功率晶体管组件还包括至少一第五外延层以及至少一第六外延层，分别设于所述第二外延层上以及设于所述第三外延层上，其中所述第五外延层具有所述第二导电类型，且所述第六外延层具有所述第一导电类型。
6.如权利要求1所述的具有超级接口的功率晶体管组件，其特征在于，所述第一外延层具有不同于所述第一导电类型的一第二导电类型，且所述第二外延层具有所述第一导电类型。
7.如权利要求6所述的具有超级接口的功率晶体管组件，其特征在于，所述第二外延层的上表面与所述第三外延层的上表面位于同一平面上，且所述功率晶体管组件还包括:一第四外延层，设于所述第二外延层与所述第三外延层上，并与所述第二外延层与所述第三外延层相接触，且所述第四外延层具有所述第一导电类型；以及 一基体掺杂区，设于所述第四外延层中，并与所述第三外延层相接触，且所述基体掺杂区具有所述第二导电类型。
8.如权利要求6所述的具有超级接口的功率晶体管组件，其特征在于，所述第三外延层的上表面高于所述第二外延层的上表面，且所述功率晶体管组件还包括至少一第五外延层，设于所述第二外延层上，并具有所述第一导电类型。
9.如权利要求1所述的具有超级接口的功率晶体管组件，其特征在于，所述第一外延层与所述第三外延层具有不同掺杂浓度。
10.如权利要求9所述的具有超级接口的功率晶体管组件，其特征在于，所述第一外延层与所述第三外延层具有不同宽度。
11.一种制作具有超级接口的功率晶体管组件的方法，其特征在于，包括: 提供一基底，具有一第一导电类型； 于所述基底上形成一第一外延层； 图案化所述第一外延层，以于所述第一外延层中形成多个沟槽； 于所述第一外延层上形成一第二外延层，且所述第二外延层填满所述沟槽，其中所述第二外延层与所述第一外延层具有不同导电类型； 图案化所述第二外延层，以于所述第二外延层中形成多个第一穿孔，分别 暴露出所述第一外延层；以及 于所述第二外延层上形成一第三外延层，且所述第三外延层填满所述第一穿孔，而与所述第一外延层相接触，其 中所述第三外延层与所述第一外延层具有相同导电类型。
12.如权利要求11所述的制作具有超级接口的功率晶体管组件的方法，其特征在于，所述第一外延层具有所述第一导电类型，且所述第二外延层具有不同于所述第一导电类型的一第二导电类型。
13.如权利要求12所述的制作具有超级接口的功率晶体管组件的方法，其特征在于，于形成所述第三外延层的步骤之后，所述方法还包括进行一研磨工艺与一回刻蚀工艺，移除位于所述第二外延层上的所述第三外延层，使所述第三外延层的上表面与所述第二外延层的上表面位于同一平面上。
14.如权利要求13所述的制作具有超级接口的功率晶体管组件的方法，其特征在于，于所述研磨工艺与所述回刻蚀工艺的步骤之后，所述方法还包括: 于所述第二外延层与所述第三外延层上覆盖一第四外延层，且所述第四外延层具有所述第一导电类型； 于所述第四外延层上形成至少一栅极结构； 于所述栅极结构一侧的所述第四外延层中形成一基体掺杂区，且所述基体掺杂区与所述栅极结构部分重叠，并与所述第二外延层相接触，其中所述基体掺杂区具有所述第二导电类型；以及 于所述基体掺杂区中形成一源极掺杂区，且所述源极掺杂区与所述栅极结 构部分重叠，其中所述源极掺杂区具有所述第一导电类型。
15.如权利要求12所述的制作具有超级接口的功率晶体管组件的方法，其特征在于，于形成所述第三外延层的步骤之后，所述方法还包括: 于所述第三外延层上形成至少一栅极结构；以及 于所述栅极结构一侧的所述第三外延层中形成一基体掺杂区，且所述基体掺杂区与所述栅极结构部分重叠，并与所述第二外延层相接触，其中 所述基体掺杂区具有所述第二导电类型。
16.如权利要求12所述的制作具有超级接口的功率晶体管组件的方法，其特征在于，还包括至少重复一次形成所述第二外延层、图案化所述第二外延层以及形成所述第三外延层的步骤，于所述第二外延层上形成至少一第五外延层以及于所述第三外延层上形成至少一第六外延层，其中所述第五外延层具有所述第二导电类型，且所述第六外延层具有所述第一导电类型。
17.如权利要求11所述的制作具有超级接口的功率晶体管组件的方法，其特征在于，所述第一外延层具有不同于所述第一导电类型的一第二导电类型，且所述第二外延层具有所述第一导电类型。
18.如权利要求17所述的制作具有超级接口的功率晶体管组件的方法，其特征在于，于形成所述第三外延层的步骤之后，所述方法还包括图案化所述第三外延层，以于所述第三外延层中形成多个第二穿孔，分别暴露出所述第二外延层。
19.如权利要求18所述的制作具有超级接口的功率晶体管组件的方法，其特征在于，于图案化所述第三外延层的步骤之后，所述方法还包括于所述第二外延层上形成至少一第五外延层，其中所述第五外延层具有所述第一导电类型。
全文摘要
本发明公开了一种具有超级接口的功率晶体管组件，其包括一基底、一第一外延层、一第二外延层以及一第三外延层。第一外延层设于基底上，并具有多个沟槽。第二外延层填满沟槽，且第二外延层的上表面高于第一外延层的上表面。第二外延层具有多个穿孔，贯穿第二外延层并位于第一外延层上，其中第二外延层与第一外延层具有不同导电类型。第三外延层填满穿孔，并与第一外延层相接触，其中第三外延层与第一外延层具有相同导电类型。
文档编号H01L29/772GK103137680SQ20121001620
公开日2013年6月5日 申请日期2012年1月18日 优先权日2011年11月29日
发明者林永发, 徐守一, 吴孟韦, 张家豪 申请人:茂达电子股份有限公司