专利名称：光电二极管阵列及其形成方法
技术领域：
本发明涉及半导体技术领域，尤其涉及集成电路中的光电ニ极管阵列及其形成方法。
背景技术：
图像传感器属于光电产业里的光电元件类，随着数码技术、半导体制造技术以及网络的迅速发展，目前市场和业界都面临着跨越各平台的视讯、影音、通讯大整合时代的到来，勾划着未来人类日常生活的美景。以其在日常生活中的应用，无疑要属数码相机产品，其发展速度可以用日新月异来形容。短短的几年，数码相机就由几十万像素，发展到400、500万像素甚至更高。其关键零部件一图像传感器产品成为当前以及未来业界关注的对象，吸引着众多厂商投入。以产品类别区分，图像传感器产品主要分为电荷耦合图像传感器(Charge-coupled Device image sensor,简称CO)图像传感器)、互补型金属氧化物图像传感器(Complementary Metal Oxide Semiconductor image sensor,简称 CMOS 传感器)。图I为现有的4T结构的CMOS图像传感器的电路结构示意图，參考图1，现有的4T结构的CMOS图像传感器包括位于衬底的传输晶体管Ml、复位晶体管M2、源跟随晶体管M3、行选通晶体管M4。4T结构图像传感器的工作原理为传输晶体管Ml用来将光电ニ极管PD的光生电子传输到浮置扩散区FD，复位晶体管M2用来对浮置扩散区FD复位，源跟随晶体管M3用来将浮置扩散区FD的电信号放大输出。其工作过程是复位晶体管M2开启，将浮置扩散区FD置为高电位；然后关断复位晶体管M2，打开传输晶体管M1，将光电ニ极管H)中的光生电子传输到浮置扩散区FD，浮置扩散区FD产生压降，这个压降通过源跟随晶体管M3在行选通晶体管M4的输出端out读出，该读出的压降即为输出信号。现有技术中，光电ニ极管H)、传输晶体管Ml、复位晶体管M2、源跟随晶体管M3、行选通晶体管M4均形成在衬底的表面上，因此光电ニ极管的填充率(fll factor)较低，填充率即ー个像素中光电ニ极管所占的面积。由于光电ニ极管的填充率较低，因此ー个像素中光电ニ极管ro的面积较小，像素的感光面积也相应较小，限制了图像传感器的敏感度。现有技术中有许多关于CMOS图像传感器的专利以及专利申请，例如2007年7月4日公开的公开号为CN1992305A的中国专利申请文件，然而均没有解决以上的技术问题。
发明内容
本发明解决的问题是现有技术的CMOS图像传感器，其光电ニ极管的填充率低。为解决上述问题，本发明具体实施例提供一种光电ニ极管阵列，位于具有互连层的基底上；所述光电ニ极管阵列位于所述互连层上，相邻的光电ニ极管通过隔离结构相互绝缘；所述光电ニ极管与互连层的对应位置电连接；姆一光电ニ极管包括第一掺杂的多晶半导体层、第二掺杂的多晶半导体层和本征半导体层，所述第一掺杂的掺杂类型和所述第二掺杂的掺杂类型相反；
所述第一掺杂的多晶半导体层、第二掺杂的多晶半导体层分别作为光电ニ极管的两个电极，所述本征半导体层作为光电ニ极管的耗尽层；所述第一掺杂的多晶半导体层和第二掺杂的多晶半导体层均为多晶锗硅层，所述本征半导体层为本征锗硅层；或者，所述第一掺杂的多晶半导体层和第二掺杂的多晶半导体层均为多晶锗层，所述本征半导体层为本征锗层。可选的，所述互连层上具有第一介质层，所述第一介质层具有第一开ロ阵列和第ニ开ロ阵列，所述第一开ロ、第二开ロ分别 暴露出光电ニ极管与互连层的连接位置；每一光电ニ极管包括位于所述第一开ロ内的第一掺杂的多晶半导体层，位于所述第二开口内的第二掺杂的多晶半导体层，覆盖所述第一掺杂的多晶半导体层和所述第二掺杂的多晶半导体层的本征半导体层。可选的，每一光电ニ极管包括位于所述互连层上的第一掺杂的多晶半导体层，位于所述第一掺杂的多晶半导体层上的本征半导体层，位于所述本征半导体层上的第二掺杂的多晶半导体层；所述互连层和所述第一掺杂的多晶半导体层之间具有第一介质层，所述第一介质层具有第三开ロ，所述第三开ロ暴露出第一掺杂的多晶半导体层与所述互连层电连接的位置，所述第一掺杂的多晶半导体层也填充所述第三开ロ。可选的，所述隔离结构为填充相邻光电ニ极管之间空隙的第二介质层，所述第二介质层也覆盖所述光电ニ极管阵列；还包括第一插栓，位于所述第二介质层中，且位于四个互相相邻的光电ニ极管围成的区域中，所述第一插栓的底部与所述互连层的对应位置电连接；第二插栓，位于所述第二介质层中、每一光电ニ极管区域的第二掺杂的多晶半导体层上；导电块，位于所述第一插栓、第二插栓上，所述第一插栓周边的四个第二插栓通过所述导电块与所述第一插栓电连接。可选的，还包括透明导电层，位于所述第二掺杂的多晶半导体层上；所述透明导电层的材料为ITO材料或者多晶锗。本发明具体实施例还提供ー种形成光电ニ极管阵列的方法，包括提供基底，所述基底上具有互连层；在所述互连层上形成光电ニ极管阵列，每一光电ニ极管与所述互连层的对应位置电连接；姆一光电ニ极管包括第一掺杂的多晶半导体层、第二掺杂的多晶半导体层和本征半导体层，所述第一掺杂的掺杂类型和所述第二掺杂的掺杂类型相反；在相邻的光电ニ极管之间形成隔离结构，使相邻的光电ニ极管相互绝缘；所述第一掺杂的多晶半导体层和第二掺杂的多晶半导体层均为多晶锗硅层，所述本征半导体层为本征锗硅层；或者，所述第一掺杂的多晶半导体层和第二掺杂的多晶半导体层均为多晶锗层，所述本征半导体层为本征锗层。可选的，在所述互连层上形成光电ニ极管阵列之前，还包括在所述互连层上形成第一介质层；形成光电ニ极管阵列的方法包括
对所述第一介质层进行图形化，在所述第一介质层中形成第一开ロ阵列和第二开ロ阵列，所述第一开ロ、第二开ロ分别暴露出光电ニ极管与互连层的连接位置；在所述第一开口内形成第一掺杂的多晶半导体层，在所述第二开口内形成第二掺杂的多晶半导体层；在每一光电ニ极管区域内的第一掺杂的多晶半导体层、第二掺杂的多晶半导体层上形成本征半导体层。 可选的，在所述互连层上形成光电ニ极管阵列包括在所述互连层上形成第一掺杂的多晶半导体层；在所述第一掺杂的多晶半导体层上形成本征半导体层；在所述本征半导体层上形成第二掺杂的多晶半导体层，所述第一掺杂的掺杂类型和所述第二掺杂的掺杂类型相反；按照光电ニ极管阵列的排列方式图形化所述第一掺杂的多晶半导体层、本征半导体层和第二掺杂的多晶半导体层形成光电ニ极管阵列；在所述互连层上形成光电ニ极管阵列之前，还包括在所述互连层上形成具有第三开ロ的第一介质层，所述第三开ロ暴露出第一掺杂的多晶半导体层与所述互连层电连接的位置，在形成第一掺杂的多晶半导体层时，所述第一掺杂的多晶半导体层也填充所述第
三开ロ。可选的，所述形成隔离结构的方法包括形成第二介质层，填充相邻光电ニ极管之间的空隙且覆盖所述光电ニ极管阵列；形成第二介质层后，还包括在所述第二介质层中形成第一插栓，所述第一插栓位于四个互相相邻的光电ニ极管围成的区域中，所述第一插栓的底部与所述互连层的对应位置电连接；在所述第二介质层中、每一光电ニ极管区域的第二掺杂的多晶半导体层上形成第
ニ插栓；在所述第一插栓、第二插栓上形成导电块，所述第一插栓周边的四个第二插栓通过所述导电块与第一插栓电连接。可选的，还包括形成透明导电层，覆盖所述第二掺杂的多晶半导体层；所述透明导电层的材料为ITO材料或者多晶锗。与现有技术相比，本发明具有以下优点本发明的光电ニ极管阵列位于所述互连层上，且与所述互连层电连接，相邻的光电ニ极管通过隔离结构相互绝缘。本发明将光电ニ极管阵列置于互连层上，而不是将光电ニ极管阵列和控制电路置于同一层，这样可以增加光电ニ极管的面积，使光电ニ极管的面积不用受控制电路面积的约束。在具体实施例中，光电ニ极管包括第一掺杂的多晶半导体层，本征半导体层，第二掺杂的多晶半导体层，所述第一掺杂的掺杂类型和所述第二掺杂的掺杂类型相反。其中，所述多晶半导体层为多晶锗层，所述本征半导体层为本征锗层；或者，所述多晶半导体层为多晶锗硅层，所述本征半导体层为本征锗硅层。由于形成多晶锗、多晶锗硅、本征锗、本征锗硅的エ艺中，使用的温度范围在小于450°C，因此，本发明具体实施例的光电ニ极管阵列的形成方法和CMOSエ艺兼容，不会对互连层中的插栓以及金属互连线造成影响。当光电ニ极管阵列应用于CMOS图像传感器中时,光电ニ极管位于CMOS图像传感器中的控制电路上的互连层上，光电ニ极管的填充率可以接近100%，无需和像素中的控制电路分享像素面积，可以提高光电ニ极管的填充率。
图I为现有的4T结 构的CMOS图像传感器的电路结构示意图；图2为本发明具体实施例的形成光电ニ极管阵列的方法的流程图；图3为本发明第一实施例的光电ニ极管阵列的布局示意图；图4 图8为本发明第一具体实施例的形成光电ニ极管阵列的方法沿图3中A-A方向的的剖面结构示意图；图9为本发明第二实施例的光电ニ极管阵列的布局示意图；图10 图14为本发明第二具体实施例的形成光电ニ极管阵列的方法沿图9中B-B方向的剖面结构示意图；图15为本发明第三实施例的光电ニ极管阵列的布局示意图；图16 图19为本发明第三具体实施例的形成光电ニ极管阵列的方法沿图15中C-C方向的剖面结构示意图。
具体实施例方式为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式
的限制。图2为本发明形成光电ニ极管的方法的流程图，參考图2，本发明形成光电ニ极管的方法，包括步骤S21,提供基底,所述基底上具有互连层；步骤S22，在所述互连层上形成光电ニ极管阵列，每一光电ニ极管与所述互连层的对应位置电连接；步骤S23，在相邻的光电ニ极管之间形成隔离结构，使相邻的光电ニ极管相互绝缘。第一实施例图3为本发明第一实施例的光电ニ极管阵列30的布局不意图，图4 图8为本发明第一具体实施例的形成光电ニ极管阵列的方法沿图3中A-A方向的剖面结构示意图，在图4 图8中仅显示出两个光电ニ极管。下面结合參考图3和图Γ图8详述本发明第一实施例的形成光电ニ极管阵列的方法。结合參考图3和图4，执行步骤S21，提供基底20，所述基底20上具有互连层22 ；在基底20和互连层22之间为控制电路21，图4中没有示意出控制电路的详细结构。互连层22与控制电路21电连接，将控制电路21中的各个部件电连接起来。互连层22为多层结构，用于将控制电路中的各个器件电连接，图4中仅以示意的方式示意出最上层的金属，且在第一实施例中，仅示意出需要显示的互连层中的相应位置221、222。在光电ニ极管为CMOS图像传感器中的光电ニ极管时，控制电路包括传输晶体管、复位晶体管、源跟随晶体管、行选通晶体管等。基底20的材料可以为单晶或非晶结构的硅或硅锗；也可以是绝缘体上硅(SOI)；或者还可以包括其它的材料，例如神化镓等III - V族化合物。在执行步骤S22，在所述互连层上形成光电ニ极管阵列之前，參考图5，还包括在所述互连层22上形成第一介质层2 3 ;接着，再形成光电ニ极管阵列30。具体的，形成光电ニ极管阵列30的方法包括參考图5，对所述第一介质层23进行图形化，在所述第一介质层23中形成第一开ロ 231阵列和第二开ロ 232阵列，所述第一开ロ 231、第二开ロ 232分别暴露出光电ニ极管与互连层22的连接位置221、222 ;第一介质层23的材料可以为氧化硅等本领域技术人员公知的介质材料。參考图6，在所述第一开ロ 231内形成第一掺杂的多晶半导体层31，在所述第二开ロ 232内形成第二掺杂的多晶半导体层32，所述第一掺杂的掺杂类型和所述第二掺杂的掺杂类型相反；具体的方法可以为沉积多晶半导体层，填满第ー开ロ 231和第二开ロ 232,多晶半导体层也沉积在第一介质层23上,之后对多晶半导体层进行平坦化工艺，直至暴露出第一介质层23 ;接着，对第一开ロ 231内的多晶半导体层进行第一掺杂形成第一掺杂的多晶半导体层31，对第二开ロ 232内的多晶半导体层进行第二掺杂形成第二掺杂的多晶半导体层32，可以先进行第一掺杂，再进行第二掺杂；也可以，先进行第二掺杂，再进行第一掺杂；本发明具体实施例中，第一掺杂为N型掺杂，第二掺杂为P型掺杂。參考图7，在每一光电ニ极管区域内的第一掺杂的多晶半导体层31、第二掺杂的多晶半导体层32上形成本征半导体层33 ;形成本征半导体层33的方法具体为沉积一整层本征半导体层，覆盖第一掺杂的多晶半导体层31、第二掺杂的多晶半导体层32以及第一介质层23，接着，对该整层的本征半导体层进行图形化，形成阵列排布的本征半导体层33，相应的就形成了呈阵列排布的光电ニ极管，相邻的光电ニ极管之间具有空隙25。形成光电ニ极管阵列之后，还需要将相互相邻的光电ニ极管进行隔离，防止相邻的光电ニ极管中的光生电子之间互相影响，以致影响图像传感器的性能。參考图8，本发明第一实施例中，形成隔离结构的方法包括形成第二介质层24，填充相邻光电ニ极管之间的空隙。由该第二介质层24充当相邻光电ニ极管之间的隔离结构。在第一实施例中，第二介质层24也覆盖光电ニ极管阵列，可以起到保护光电ニ极管阵列的目的。在第一实施例中，第二介质层24为透明介质材料，可以选择氮化硅作为第二介质层。第二实施例图9为本发明第二实施例的光电ニ极管阵列30a的布局示意图，图10 图14为本发明第二具体实施例的形成光电ニ极管阵列的方法沿图9中B-B方向的的剖面结构示意图，在图10 图14中仅显示出两个光电ニ极管。下面结合參考图9和图10 图14详述本发明第二实施例的形成光电ニ极管阵列的方法。结合參考图9和图10，执行步骤S21，提供基底20a，所述基底20a上具有互连层22a ;在基底20a和互连层22a之间为控制电路21a，图10中没有示意出控制电路的详细结构。图10中仅以示意的方式示意出互连层22a最上层的金属，且在第二实施例中，仅示意出需要显示的互连层中的相应位置221a。该步骤S21与第一实施例相同，在此不做赘述。
參考图11，在执行步骤S22，在所述互连层22a上形成光电ニ极管阵列30a之前，还包括在所述互连层22a上形成具有第三开ロ 233a的第一介质层23a，所述第三开ロ233a暴露出互连层与之后形成的第一掺杂的多晶半导体层电连接的位置221a，在形成第一掺杂的多晶半导体层时，所述第一掺杂的多晶半导体层也填充所述第三开ロ 233a。结合參考图9和图11、图12，执行步骤S22，在所述互连层22a上形成光电ニ极管阵列30a。具体方法包括在所述互连层22a上形成第一掺杂的多晶半导体层31a，第二实施例中，由于互连层22a上形成有第一介质层23a，因此第一掺杂的多晶半导体层31a并没有直接形成在互连层22a上，而是直接形成在第一介质层23a上；而且，第一掺杂的多晶半导体层31a也填充在第三开口内，与第三开 ロ暴露出的互连层电连接。接着，在所述第一掺杂的多晶半导体层31a上形成本征半导体层33a ;然后，在所述本征半导体层33a上形成第二掺杂的多晶半导体层32a，所述第一掺杂的掺杂类型和所述第二掺杂的掺杂类型相反；形成的第一掺杂的多晶半导体层31a、本征半导体层33a和第二掺杂的多晶半导体层32a均为一整层，之后，需要按照光电ニ极管阵列的排列方式图形化所述第一掺杂的多晶半导体层31a、本征半导体层33a和第二掺杂的多晶半导体层32a形成光电ニ极管阵列30a,姆ー光电ニ极管包括其所在区域内的第一掺杂的多晶半导体层31a、本征半导体层33a和第二掺杂的多晶半导体层32a。形成第一掺杂的多晶半导体层31a的方法为利用气相沉积方法形成ー层多晶娃层，然后对多晶硅层进行第一掺杂。形成第二掺杂的多晶半导体层32a的方法为利用气相沉积方法形成ー层多晶硅层，然后对多晶硅层进行第二掺杂。形成本征半导体层方法为气相沉积。形成光电ニ极管阵列之后，还需要将相互相邻的光电ニ极管进行隔离，防止相邻的光电ニ极管中的光生电子之间互相影响，以致影响图像传感器的性能。本发明第二实施例中，參考图13，形成隔离结构的方法包括形成第二介质层24a，填充相邻光电ニ极管之间的空隙。由该第二介质层24a充当相邻光电ニ极管之间的隔离结构。第二介质层24a的材料可以为氧化硅或氮化硅等本领域技术人员公知的介质材料。其中，形成第二介质层24a的方法为化学气相沉积，第二介质层24a不仅填充在相邻光电ニ极管之间的空隙内，也覆盖了第二掺杂的多晶半导体层32a,需要利用化学机械研磨エ艺(chemical mechanicalpolishing，简称CMP)去除第二掺杂的多晶半导体层32a上的第二介质层部分。之后，參考图14，在第二掺杂的多晶半导体层32a上形成透明导电层34a，透明导电层34a的材料为ITO透明材料或多晶锗。该透明导电层34a与第二掺杂的多晶半导体层32a电连接，用于向第二掺杂的多晶半导体层32a施加电位。在该第二实施例中，透明导电层34a也覆盖了第二介质层24a即隔离结构。在第二实施例中，在形成隔离结构之后，形成透明导电层；也可以为，形成整层的第二掺杂的多晶半导体层后，在整层的第二掺杂的多晶半导体层上形成透明导电层，然后再按照光电ニ极管阵列的排列方式图形化透明导电层、第二掺杂的多晶半导体层、本征半导体层和第一掺杂的多晶半导体层，接着再形成隔离结构。第三实施例图15为本发明第三实施例的光电ニ极管阵列30b的布局示意图，图16 图19为本发明第三具体实施例的形成光电ニ极管阵列的方法沿图15中C-C方向的剖面结构示意图，在图16 图19中仅显不出两个光电ニ极管。下面结合參考图15和图16 图19详述本发明第三实施例的形成光电ニ极管阵列的方法。与第二实施例不同在于，对第一掺杂的多晶半导体层31b、第二掺杂的多晶半导体层32b、本征半导体层33b图形化形成光电ニ极管30b阵列，接着形成第二介质层24b后，结合參考图15和图16、图17，不去除覆盖在第二掺杂的多晶半导体层32b上的第二介质层24b部分，在所述第二介质层中形成第一插栓26b，所述第一插栓位于四个互相相邻的光电ニ极管30b围成的区域中，可以选择位于 围成的区域的中心，所述第一插栓26b的底部与所述互连层的对应位置22b电连接。具体的形成第一插栓26b的方法为參考图16，利用光刻、刻蚀エ艺在第二介质层24b中形成第五开ロ 25b，參考图17，在第五开ロ 25b内填充导电材料例如鹤或铜形成第一插栓26b。其中，在第五开ロ 25b内填充导电材料之前,还可以在第五开ロ 25b的侧壁形成垫衬层，然后再填充导电材料。第三实施例中，形成第一插栓26b的方法不限于此处描述的方法，也可以为本领域技术人员公知的其他形成插栓的方法。形成第一插栓26b后，结合參考图15和图18、图19,在所述第二介质层24b中、每一光电ニ极管区域的第二掺杂的多晶半导体层32b上形成第二插栓28b，在所述第一插栓26b、第二插栓28b上形成导电块29b,所述第一插栓26b周边的四个第二插栓28b通过所述导电块29b与第一插栓26b电连接。也就是说,姆一光电ニ极管30b的第二掺杂的多晶半导体层32b通过第二插栓28b、导电块2%、第一插栓26b与互连层的对应位置22b电连接。第三实施例中，具体的形成第二插栓28b和导电块29b的方法包括參考图18，在所述第二介质层中形成第四开ロ 27b阵列，每ー第四开ロ 27b暴露出其下方的第二掺杂的多晶半导体层32b，形成第四开ロ的方法为光刻、刻蚀；參考图19，形成导电层，填充所述第四开ロ阵列且覆盖所述第二介质层，第四开口内的导电层部分作为第二插栓28b ;利用光刻、刻蚀エ艺对所述导电层进行图形化，形成位于所述第一插栓26b、第二插栓28b上的导电块29bο其中，导电层的材料可以为招、铜或鹤。本发明第一、第二、第三具体实施例中，第一掺杂的多晶半导体层和第二掺杂的多晶半导体层均为多晶锗硅层；第一掺杂为N型重掺杂，掺杂的离子为磷(P)或神(As)，离子的掺杂浓度为Iel8 le21/立方厘米；第二掺杂为P型重掺杂，掺杂的离子为硼(B)，离子的掺杂浓度为Iel8 le21/立方厘米。本征半导体层为本征锗硅层。多晶锗硅层以及本征锗硅层的形成方法均为气相沉积，而且，在气相沉积エ艺中使用的温度范围为<450°C，该温度范围低于互连层22中导电材料的耐受温度，因此，本发明具体实施例的光电ニ极管的形成方法和CMOSエ艺兼容，不会对互连层中的插栓以及金属互连线造成影响。本发明第一、第二、第三具体实施例中，第一掺杂的多晶半导体层和第二掺杂的多晶半导体层也可均为多晶锗层；第一掺杂为N型重掺杂，掺杂的离子为磷(P)或砷(As)，离子的掺杂浓度为Iel8 le21/立方厘米；第二掺杂为P型重掺杂，掺杂的离子为硼(B)，离子的掺杂浓度为Iel8 le21/立方厘米。本征半导体层为本征锗层。多晶锗层以及本征锗层的形成方法均为气相沉积，而且，在气相沉积エ艺中使用的温度范围为<450°C，该温度范围低于互连层22中导电材料的耐受温度，因此，本发明具体实施例的光电ニ极管的形成方法和CMOSエ艺兼容，不会对互连层中的插栓以及金属互连线造成影响。本发明中，第一掺杂和第二掺杂的掺杂类型可以互换，因此，在本发明的其他实施例中，可以为，第二掺杂为N型重掺杂,掺杂的离子为磷(P)或砷(As);第一掺杂为P型重掺杂，掺杂的离子为硼(B)。本发明具体实施例中，第一掺杂的多晶半导体层的厚度范围为O. Γδππι (微米)。第二掺杂的多晶半导体层的厚度范围为O. f5um。本征半导体层的厚度范围为O. I 20um。本发明还提供一种光电ニ极管阵列，位于具有互连层的基底上；所述光电ニ极管阵列位于所述互连层上，且每一光电ニ极管与所述互连层的对应位置电连接，相邻的光电ニ极管通过隔离结构相互绝缘。
本发明中提供三个实施例的光电ニ极管阵列，图3、图8为本发明第一实施例的光电ニ极管阵列，图9、图14为本发明第二实施例的光电ニ极管阵列，图15、图19为本发明第三实施例的光电ニ极管阵列。结合參考图3和图8,第一实施例的光电ニ极管30阵列,位于具有互连层22的基底20上；所述光电ニ极管阵列位于所述互连层22上，且每一光电ニ极管与所述互连层22的对应位置221、222电连接，相邻的光电ニ极管通过隔离结构相互绝缘。在第一实施例中，互连层22上具有第一介质层23，所述第一介质层23具有第一开ロ 231阵列和第二开ロ 232阵列，所述第一开ロ 231、第二开ロ 232分别暴露出光电ニ极管与互连层22的连接位置221、223。在第一实施例中，每一光电ニ极管30包括位于所述第ー开ロ 231内的第一掺杂的多晶半导体层31,位于所述第二开ロ 232内的第二掺杂的多晶半导体层32，覆盖所述第一掺杂的多晶半导体层31和所述第二掺杂的多晶半导体层32的本征半导体层33，所述第一掺杂的掺杂类型和所述第二掺杂的掺杂类型相反。在第一实施例中，隔离结构为填充相邻光电ニ极管30之间空隙的第二介质层24。第二介质层24也覆盖所述光电ニ极管阵列。结合參考图9和图14，第二实施例的光电ニ极管30a阵列，位于具有互连层22a的基底20a上；所述光电ニ极管阵列位于所述互连层22a上，且每一光电ニ极管与所述互连层的对应位置221a电连接，相邻的光电ニ极管通过隔离结构相互绝缘。第二实施例中，每一光电ニ极管30a包括位于所述互连层22a上的第一掺杂的多晶半导体层31a，位于所述第一掺杂的多晶半导体层31a上的本征半导体层33a，位于所述本征半导体层33a上的第二掺杂的多晶半导体层32a，所述第一掺杂的掺杂类型和所述第ニ掺杂的掺杂类型相反。在第二实施例中,所述互连层22a和所述第一掺杂的多晶半导体层31a之间具有第一介质层23a，所述第一介质层23a具有第三开ロ 233a，所述第三开ロ 233a暴露出第一掺杂的多晶半导体层31a与所述互连层22电连接的位置221a，所述第一掺杂的多晶半导体层31a也填充所述第三开ロ 233a。因此，在第二实施例中，光电ニ极管阵列不是直接位于互连层22a上,而是位于互连层22a上的介质层23a上。在第二实施例中，隔离结构为填充相邻光电ニ极管30a之间空隙的第二介质层24a。第二实施例中，光电ニ极管阵列还包括透明导电层34a，位于所述第二掺杂的多晶半导体层32a和所述第二介质层24a上，透明导电层34a与第二掺杂的多晶半导体层32a电连接。透明导电层34a的材料为ITO透明材料或多晶锗。结合參考图15和图19，第三实施例的光电ニ极管30b阵列，位于具有互连层22b的基底20b上；所述光电ニ极管阵列位于所述互连层22b上，且每一光电ニ极管与所述互连层的对应位置221b、222b电连接，相邻的光电ニ极管通过隔离结构相互绝缘。第三实施例中，每一光电ニ极管30b包括位于所述互连层22b上的第一掺杂的多晶半导体层31b，位于所述第一掺杂的多晶半导体层31b上的本征半导体层33b，位于所述本征半导体层33b上的第二掺杂的多晶半导体层32b，所述第一掺杂的掺杂类型和所述第ニ掺杂的掺杂类型相反。在第三实施例中,所述互连层22b和所述 第一掺杂的多晶半导体层31b之间具有第一介质层23b，所述第一介质层23b具有第三开ロ 233b，所述第三开ロ 233b暴露出第一掺杂的多晶半导体层31b与所述互连层22电连接的位置221b，所述第一掺杂的多晶半导体层31b也填充所述第三开ロ 233b。因此，在第三实施例中，光电ニ极管阵列不是直接位于互连层22b上,而是位于互连层22b上的介质层23b上。在第三实施例中，隔离结构为填充相邻光电ニ极管30b之间空隙的第二介质层24b第二介质层24b也覆盖所述光电ニ极管30b阵列。在第三实施例中，光电ニ极管阵列还包括第一插栓26b，位于所述第二介质层24b中，且位于四个互相相邻的光电ニ极管30b围成区域的中心，所述第一插栓26b的底部与所述互连层的对应位置222b电连接；位于所述第二介质层中、每一光电ニ极管区域的第ニ掺杂的多晶半导体层上的第二插栓28b ;位于所述第一插栓26b、第二插栓28b上的导电块29b，所述第一插栓26b周边的四个第二插栓28b通过所述导电块29b与所述第一插栓26b电连接。本发明第一实施例、第二实施例和第三实施例的形成光电ニ极管阵列的方法中关于结构、材料的内容可以援引于此第一实施例、第二实施例和第三实施的光电ニ极管阵列中，在此不做赘述。本发明的光电ニ极管阵列位于所述互连层上，且与所述互连层电连接，相邻的光电ニ极管通过隔离结构相互绝缘。本发明将光电ニ极管阵列置于互连层上，而不是将光电ニ极管阵列和控制电路置于同一层，这样可以增加光电ニ极管的面积，使光电ニ极管的面积不用受控制电路面积的约束。在具体实施例中，光电ニ极管包括第一掺杂的多晶半导体层，本征半导体层，第ニ掺杂的多晶半导体层，所述第一掺杂的掺杂类型和所述第二掺杂的掺杂类型相反。其中，所述多晶半导体层为多晶锗层，所述本征半导体层为本征锗层；或者，所述多晶半导体层为多晶锗硅层，所述本征半导体层为本征锗硅层。由于形成多晶锗、多晶锗硅、本征锗、本征锗硅的エ艺中，使用的温度范围在小于450°C，因此，本发明具体实施例的光电ニ极管阵列的形成方法和CMOSエ艺兼容，不会对互连层中的插栓以及金属互连线造成影响。基于以上具体实施例的光电ニ极管阵列，本发明还提供ー种CMOS图像传感器，该CMOS图像传感器包括所述的光电ニ极管阵列。本发明还提供ー种CMOS图像传感器的形成方法，包括用以上所述的方法形成光电ニ极管阵列。需要说明的是，本发明中的图像传感器不限于CMOS图像传感器，在其他半导体类的图像传感器中，如果涉及到光电ニ极管和控制电路在同一层，而导致光电ニ极管的开ロ率低，均可以利用本发明的精神和实质，将光电ニ极管管形成在互连层上。本发明具体实施例的CMOS图像传感器，光电ニ极管位于CMOS图像传感器中的控制电路上的互连层上，光电ニ极管的填充率可以接近100%，无需和像素中的控制电路分享像素面积。依此，解决现有技术中CMOS图像传感器，其光电ニ极管的填充率低的问题。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明 的精神和范围内，都可以利用上述掲示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种光电ニ极管阵列，其特征在于，位于具有互连层的基底上； 所述光电ニ极管阵列位于所述互连层上，相邻的光电ニ极管通过隔离结构相互绝缘；所述光电ニ极管与互连层的对应位置电连接； 每一光电ニ极管包括第一掺杂的多晶半导体层、第二掺杂的多晶半导体层和本征半导体层，所述第一掺杂的掺杂类型和所述第二掺杂的掺杂类型相反； 所述第一掺杂的多晶半导体层、第二掺杂的多晶半导体层分别作为光电ニ极管的两个电极，所述本征半导体层作为光电ニ极管的耗尽层； 所述第一掺杂的多晶半导体层和第二掺杂的多晶半导体层均为多晶锗硅层，所述本征半导体层为本征锗硅层；或者，所述第一掺杂的多晶半导体层和第二掺杂的多晶半导体层均为多晶锗层，所述本征半导体层为本征锗层。
2.如权利要求I所述的光电ニ极管阵列，其特征在于，所述互连层上具有第一介质层，所述第一介质层具有第一开ロ阵列和第二开ロ阵列，所述第一开ロ、第二开ロ分别暴露出光电ニ极管与互连层的连接位置； 每一光电ニ极管包括位于所述第一开ロ内的第一掺杂的多晶半导体层，位于所述第ニ开口内的第二掺杂的多晶半导体层，覆盖所述第一掺杂的多晶半导体层和所述第二掺杂的多晶半导体层的本征半导体层。
3.如权利要求I所述的光电ニ极管阵列，其特征在于，姆一光电ニ极管包括位于所述互连层上的第一掺杂的多晶半导体层，位于所述第一掺杂的多晶半导体层上的本征半导体层，位于所述本征半导体层上的第二掺杂的多晶半导体层； 所述互连层和所述第一掺杂的多晶半导体层之间具有第一介质层，所述第一介质层具有第三开ロ，所述第三开ロ暴露出第一掺杂的多晶半导体层与所述互连层电连接的位置，所述第一掺杂的多晶半导体层也填充所述第三开ロ。
4.如权利要求3所述的光电ニ极管阵列，其特征在于，所述隔离结构为填充相邻光电ニ极管之间空隙的第二介质层，所述第二介质层也覆盖所述光电ニ极管阵列； 还包括 第一插栓，位于所述第二介质层中，且位于四个互相相邻的光电ニ极管围成的区域中，所述第一插栓的底部与所述互连层的对应位置电连接； 第二插栓，位于所述第二介质层中、每一光电ニ极管区域的第二掺杂的多晶半导体层上； 导电块，位于所述第一插栓、第二插栓上，所述第一插栓周边的四个第二插栓通过所述导电块与所述第一插栓电连接。
5.如权利要求3所述的光电ニ极管阵列，其特征在于，还包括透明导电层，位于所述第二掺杂的多晶半导体层上；所述透明导电层的材料为ITO材料或者多晶锗。
6.ー种形成光电ニ极管阵列的方法，其特征在于，包括 提供基底，所述基底上具有互连层； 在所述互连层上形成光电ニ极管阵列，每一光电ニ极管与所述互连层的对应位置电连接；每一光电ニ极管包括第一掺杂的多晶半导体层、第二掺杂的多晶半导体层和本征半导体层，所述第一掺杂的掺杂类型和所述第二掺杂的掺杂类型相反； 在相邻的光电ニ极管之间形成隔离结构，使相邻的光电ニ极管相互绝缘；所述第一掺杂的多晶半导体层和第二掺杂的多晶半导体层均为多晶锗硅层，所述本征半导体层为本征锗硅层；或者，所述第一掺杂的多晶半导体层和第二掺杂的多晶半导体层均为多晶锗层，所述本征半导体层为本征锗层。
7.如权利要求6所述的形成光电ニ极管阵列的方法，其特征在于，在所述互连层上形成光电ニ极管阵列之前，还包括在所述互连层上形成第一介质层； 形成光电ニ极管阵列的方法包括 对所述第一介质层进行图形化，在所述第一介质层中形成第一开ロ阵列和第二开ロ阵列，所述第一开ロ、第二开ロ分别暴露出光电ニ极管与互连层的连接位置； 在所述第一开口内形成第一掺杂的多晶半导体层，在所述第二开口内形成第二掺杂的多晶半导体层； 在每一光电ニ极管区域内的第一掺杂的多晶半导体层、第二掺杂的多晶半导体层上形成本征半导体层。
8.如权利要求6所述的形成光电ニ极管阵列的方法，其特征在于，在所述互连层上形成光电ニ极管阵列包括 在所述互连层上形成第一掺杂的多晶半导体层； 在所述第一掺杂的多晶半导体层上形成本征半导体层； 在所述本征半导体层上形成第二掺杂的多晶半导体层，所述第一掺杂的掺杂类型和所述第二掺杂的掺杂类型相反； 按照光电ニ极管阵列的排列方式图形化所述第一掺杂的多晶半导体层、本征半导体层和第二掺杂的多晶半导体层形成光电ニ极管阵列； 在所述互连层上形成光电ニ极管阵列之前，还包括在所述互连层上形成具有第三开ロ的第一介质层，所述第三开ロ暴露出第一掺杂的多晶半导体层与所述互连层电连接的位置，在形成第一掺杂的多晶半导体层时，所述第一掺杂的多晶半导体层也填充所述第三开□。
9.如权利要求8所述的形成光电ニ极管阵列的方法，其特征在于，所述形成隔离结构的方法包括形成第二介质层，填充相邻光电ニ极管之间的空隙且覆盖所述光电ニ极管阵列； 形成第二介质层后，还包括 在所述第二介质层中形成第一插栓，所述第一插栓位于四个互相相邻的光电ニ极管围成的区域中，所述第一插栓的底部与所述互连层的对应位置电连接； 在所述第二介质层中、每一光电ニ极管区域的第二掺杂的多晶半导体层上形成第二插栓； 在所述第一插栓、第二插栓上形成导电块，所述第一插栓周边的四个第二插栓通过所述导电块与第一插栓电连接。
10.如权利要求8所述的形成光电ニ极管阵列的方法，其特征在于，还包括 形成透明导电层，覆盖所述第二掺杂的多晶半导体层；所述透明导电层的材料为ITO材料或者多晶锗。
全文摘要
一种光电二极管阵列及其形成方法，所述光电二极管阵列位于具有互连层的基底上；所述光电二极管阵列位于所述互连层上，且每一光电二极管与所述互连层的对应位置电连接，相邻的光电二极管通过隔离结构相互绝缘。本技术方案将光电二极管阵列置于互连层上，而不是将光电二极管阵列和控制电路置于同一层，这样可以增加光电二极管的填充比，使光电二极管的填充比不用受控制电路单元面积的约束。光电二极管由直接淀积在控制电路后端互连层上的多晶锗材料构成。多晶锗材料的淀积温度小于450度，与标准的CMOS集成电路后端工艺完全兼容。
文档编号H01L31/18GK102693988SQ20121017009
公开日2012年9月26日 申请日期2012年5月29日 优先权日2012年5月29日
发明者唐德明, 王志玮 申请人:上海丽恒光微电子科技有限公司