一种半导体器件及其制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法，涉及半导体【技术领域】。本发明的半导体器件的制造方法，通过在形成双应力衬垫之前在形成层间介电层，填平了NMOS和PMOS之间的间隙，使得在形成DSL前整个器件的上表面保持平整，保证了NMOS的第一应力层和PMOS的第二应力层可以在半导体衬底表面规则的形成，并在NMOS和PMOS的交界位置实现良好接触，避免了双应力衬垫的不良，因此，可以更好的发挥DSL的应力增强作用，提高器件的载流子迁移率，降低了半导体器件的功耗并提高了半导体器件的速度。相应地，本发明提供的半导体器件，设置层间介电层填平了NMOS和PMOS之间的间隙从而形成了平整的器件表面，亦具有上述优点。
【专利说明】一种半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，具体而言涉及一种半导体器件及其制造方法。
【背景技术】
[0002]在半导体【技术领域】中，随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法来提高当前主流的硅CMOS器件的性能这一方式，受到越来越多的物理及工艺的限制。为了提高CMOS器件中NMOS和PMOS晶体管的性能，应力工程(stress engineering)越来越受到业界的关注。
[0003]应力影响半导体中的载流子的迁移率。一般而言，硅中电子的迁移率随着沿着电子迁移方向的拉应力的增加而增加，并且随着压应力的增加而减少。相反，硅中带正电的空穴的迁移率随着空穴移动方向的压应力的增加而增加，并且随着拉应力的增加而减小。因此，可以通过在沟道中引入适当的压应力和拉应力能分别提高PMOS的空穴迁移率和NMOS的电子迁移率。
[0004]双应力衬垫(Dual Stress Liner，简称DSL)技术，是目前被广泛应用的应力技术，其通过向不同的晶体管施加不同的应力，提高了载流子的迁移率，因而同时实现了速度的提高与耗电量的降低。现有技术中，应用双应力衬垫DSL技术的半导体器件，通常在NMOS和PMOS的栅极结构(包括栅极、还可能包括栅极侧壁)的外侧直接设置双应力层(即双应力衬垫)。典型的应用DSL的半导体器件的结构，如图1所示，其包括半导体衬底100，其中，半导体衬底100包括用于形成NMOS器件的NMOS区和用于形成PMOS器件的PMOS区，在该半导体衬底100上形成有NMOS的栅极IOlA和PMOS的栅极101B，第一应力层102A直接设置于NMOS的栅极结构(包括栅极IOlA和侧壁)外侧，第二应力层102B直接设置于PMOS的栅极结构(包括栅极IOlB和侧壁)的外侧。
[0005]随着半导体器件中的晶体管的尺寸越来越小，晶体管之间的间距越来越小，加之NMOS和PMOS表面以及他们之间的区域的不规则的轮廓，现有技术中的上述器件结构(图1所示)面临的问题越来越多，表现尤为明显的是，DSL技术中所使用的衬垫(即第一应力层和第二应力层)在交界位置越来越难以实现良好接触，以及双应力衬垫在半导体表面越来越难以规则的形成，因此，现有的DSL技术的作用在不断被减弱。尤其当半导体技术的工艺节点发展到28nm及以下，传统的DSL技术对沟道应力的增强作用已经被极大的削弱。
[0006]由于现有技术存在上述问题，因此，需要提出一种新的半导体器件的结构及其制造方法，通过采用合适的应力技术方案，满足半导体器件对应力的要求，提高半导体器件的性能。
【发明内容】
[0007]针对现有技术的不足，本发明提供了一种半导体器件及其制造方法。
[0008]一方面，本发明提供一种半导体器件的制造方法，该方法包括如下步骤:
[0009]步骤SlOl:提供半导体衬底，所述半导体衬底包括用于形成NMOS的NMOS区和用于形成PMOS的PMOS区，以及所述NMOS的栅极与所述PMOS的栅极；
[0010]步骤S102:在所述半导体衬底上形成层间介电层，所述层间介电层位于所述NMOS和所述PMOS以外的区域，并与所述NMOS的栅极以及所述PMOS的栅极的顶端保持水平；
[0011]步骤S103:在所述半导体衬底上形成位于所述NMOS上方的第一应力层和位于所述PMOS上方的第二应力层。
[0012]其中，所述NMOS的栅极与所述PMOS的栅极为金属栅极。
[0013]其中，所述步骤S102包括:
[0014]在所述半导体衬底上形成一层介电材料薄膜；
[0015]对所述介电材料薄膜进行化学机械抛光，去除所述介电材料薄膜高于所述NMOS的栅极和所述PMOS的栅极的部分。
[0016]其中，所述步骤S 103包括:
[0017]步骤S1031:在所述半导体衬底上形成一层第一应力薄膜，刻蚀去除所述第一应力薄膜位于所述PMOS上方的部分，以形成位于所述NMOS上方的第一应力层；
[0018]步骤S1032:在所述半导体衬垫上形成一层第二应力薄膜，刻蚀去除所述第二应力薄膜位于所述NMOS上方的部分，以形成位于所述PMOS上方的第二应力层；
[0019]其中，步骤S1031和S1032的顺序可以互换。
[0020]其中，所述第一应力层为拉应力层，所述第二应力层为压应力层。
[0021]其中，所述第一应力层的材料为拉伸应力的氮化硅，所述第二应力层的材料为压缩应力的氮化硅。
[0022]进一步的，所述第一应力层和所述第二应力层毗邻而不交迭。
[0023]优选的，所述第一应力层和所述第二应力层毗邻的位置为:相邻的所述NMOS和PMOS之间的中间区域。
[0024]其中，在所述步骤SlOl和所述步骤S102之间，还包括在所述半导体衬底上形成单应力衬垫的步骤。
[0025]其中，所述单应力衬垫覆盖所述半导体衬底除了所述NMOS的栅极的顶部和所述PMOS的栅极的顶部以外的区域。
[0026]其中，所述半导体衬底上形成单应力衬垫的步骤包括:
[0027]在所述半导体衬底上形成一层单应力材料薄膜；
[0028]对所述单应力材料薄膜进行CMP，去除所述单应力材料薄膜位于所述NMOS的栅极和所述PMOS的栅极顶部的部分。
[0029]其中，另一种实现单应力衬垫的方案为:在所述步骤S102中，除形成层间介电层之外，还包括同时形成单应力衬垫的步骤，此时所述步骤S102包括:
[0030]在所述半导体衬底上形成一层单应力材料薄膜；
[0031]在所述单应力材料薄膜上形成一层介电材料薄膜；
[0032]对所述介电材料薄膜和所述单应力材料薄膜进行CMP，去除所述介电材料薄膜和所述单应力材料薄膜高于所述NMOS的栅极和所述PMOS的栅极的部分，以形成所述层间介电层和单应力衬垫。
[0033]其中，所述单应力衬垫为拉应力衬垫或压应力衬垫。
[0034]在上述任一项所述的半导体器件的制造方法中，在所述步骤S103之后还可以包括步骤S104:
[0035]在所述半导体衬底上的所述第一应力层和所述第二应力层的表面形成另一层间介电层。
[0036]进一步的，在所述步骤S104之后还包括步骤S105:刻蚀所述另一层间介电层以及位于其下方的所述第一应力层、第二应力层和所述层间介电层，以形成所述NMOS和所述PMOS的接触孔。
[0037]其中，所述NMOS的接触孔包括位于所述NMOS的源极上方的方形接触孔以及位于所述NMOS的漏极和栅极上方的共享接触孔，所述PMOS的接触孔包括位于所述PMOS的源极上方的方形接触孔以及位于所述PMOS的漏极和栅极上方的共享接触孔。
[0038]进一步的，在所述步骤S105之后还包括步骤S106:在所述NMOS和所述PMOS的接触孔内形成接触金属。
[0039]另一方面，本发明提供一种半导体器件，所述器件包括:半导体衬底和位于其上的NMOS和PM0S，其特征在于，还包括层间介电层、第一应力层和第二应力层；所述层间介电层位于所述半导体衬底上的所述NMOS和所述PMOS以外的区域，并与所述NMOS的栅极的顶端以及所述PMOS的栅极的顶端保持水平；所述第一应力层和所述第二应力层位于所述层间介电层的上方，并且，所述第一应力层位于所述NMOS的上方，所述第二应力层位于所述PMOS的上方。
[0040]其中，所述NMOS的栅极与所述PMOS的栅极为金属栅极。
[0041]其中，所述第一应力层为拉应力层，所述第二应力层为压应力层。
[0042]其中，所述第一应力层的材料为拉伸应力的氮化硅，所述第二应力层的材料为压缩应力的氮化硅。
[0043]其中，所述第一应力层和所述第二应力层在所述层间介电层的上方毗邻但不交迭。
[0044]其中，所述第一应力层和所述第二应力层毗邻的位置为:相邻的所述NMOS和PMOS之间的中间区域。
[0045]进一步的，所述半导体器件还包括位于所述半导体衬底与所述层间介电层之间的单应力衬垫，所述单应力衬垫覆盖所述半导体衬底除了所述NMOS的栅极的顶部和所述PMOS的栅极的顶部以外的区域。
[0046]其中，所述单应力衬垫为拉应力衬垫或压应力衬垫。
[0047]其中，所述半导体器件还包括:位于所述第一应力层和所述第二应力层的表面的另一层间介电层，以及贯穿所述另一层间介电层和位于其下方的所述第一应力层或第二应力层以及所述层间介电层的所述NMOS和所述PMOS的接触孔。
[0048]本发明实施例的半导体器件的制造方法，通过在形成双应力衬垫(DSL)之前在半导体衬底上形成层间介电层，填平了 NMOS和PMOS之间的间隙，使得在形成DSL前整个半导体器件的上表面保持平整，进而保证了 NMOS的第一应力层和PMOS的第二应力层可以在半导体衬底表面规则的形成，并可以在NMOS和PMOS的交界位置实现良好接触，避免了双应力衬垫的不良，因此，可以更好的发挥DSL的应力增强作用，提高器件的载流子迁移率，降低了半导体器件的功耗并提高了半导体器件的速度。本发明实施例的半导体器件，由于设置了层间介电层，其填平了 NMOS和PMOS之间的间隙从而形成了平整的器件表面，使得双应力衬垫即NMOS的第一应力层和PMOS的第二应力层在半导体衬底表面可以规则的形成，并可以在NMOS和PMOS的交界位置实现良好接触，因而更好的发挥了 DSL对应力的增强作用，提高了半导体器件的载流子迁移率，进而降低了半导体器件的功耗提高了半导体器件的速度。
【专利附图】
【附图说明】
[0049]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0050]附图中:
[0051]图1为现有技术中的半导体器件的结构的剖面图；
[0052]图2A-图2D为本发明实施例的一种半导体器件的制造方法的各步骤完成后形成的结构的剖面图；
[0053]其中，图2D为本发明实施例的一种半导体器件的典型结构的剖面图；
[0054]图3为本发明实施例提出的一种半导体器件的制造方法的流程图。
【具体实施方式】
[0055]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0056]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件及其制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0057]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0058]实施例1
[0059]本发明实施例提供一种半导体器件的制造方法。下面，参照图2A-2D和图3来描述本发明提出的半导体器件的制造方法的一个示例性方法的详细步骤。其中，图2A-图2D为本发明实施例的一种半导体器件的制造方法的各步骤完成后形成的结构的剖面图；图3为本发明实施例提出的一种半导体器件的制造方法的流程图。
[0060]该半导体器件的制造方法，具体包括如下步骤:
[0061]步骤1、提供一半导体衬底，所述半导体衬底包括用于形成NMOS的NMOS区和用于形成PMOS器件的PMOS区，以及位于所述NMOS区的NMOS的栅极和位于所述PMOS区的PMOS的栅极。
[0062]具体地，如图2A所示，提供一半导体衬底200，该半导体衬底200包括用于形成NMOS器件的NMOS区和用于形成PMOS器件的PMOS区，并且，在该半导体衬底200上形成有NMOS的栅极20IA和PMOS的栅极201B。其中，栅极20IA和20IB可以为普通的多晶硅栅极，也可以为金属栅极，并且，栅极201A和201B还可能在其两侧形成有栅极侧壁，在此不做限定。
[0063]优选地，本发明实施例的半导体器件采用高k金属栅极技术，所述栅极201A和201B为金属栅极。
[0064]作为示例，在本实施例中，所述半导体衬底选用单晶硅材料构成。在所述半导体衬底中形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，所述隔离结构将半导体衬底分为NMOS区和PMOS区，所述半导体衬底中还形成有各种阱(well)结构。为了简化，对前述隔离结构及阱结构等，图示中予以省略。上述形成阱(well)结构、隔离结构、栅极结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。
[0065]步骤2、在所述半导体衬底上形成单应力衬垫，所述单应力衬垫覆盖所述半导体衬底上除了所述NMOS的栅极的顶部和所述PMOS的栅极的顶部以外的区域。
[0066]如图2B所示，在所述半导体衬底200上形成单应力衬垫202，所述单应力衬垫202覆盖所述半导体衬底200上除了所述NMOS的栅极201A的顶部和所述PMOS的栅极201B的顶部以外的区域。S卩，覆盖了半导体衬底200上的NMOS的栅极20IA和PMOS的栅极20IB之外的区域以及栅极201A和201B的侧壁区域，而NMOS的栅极201A和PMOS的栅极201B的顶部被暴露出来。
[0067]具体的，形成所述单应力衬垫202的方法，可以为:在所述半导体衬底200上形成一层单应力材料薄膜；对所述单应力材料薄膜进行刻蚀或CMP，去除所述单应力材料薄膜位于所述NMOS的栅极201A和PMOS的栅极201B的顶部的部分。其中，形成单应力薄膜的方法，可以为沉积、溅射等。形成所述单应力衬垫202的方法，还可以为:利用掩膜版遮挡所述NMOS的栅极201A和PMOS的栅极201B的顶部，然后进行单应力材料沉积以形成所述单应力衬垫202。
[0068]在本发明实施例中，相对普通的半导体器件，增加了单应力衬垫202，其作用在于:单应力衬垫202可以保持使用DSL技术的半导体器件的稳定性。其中，单应力衬垫202，可以是拉应力衬垫(即采用拉应力材料，比如拉伸应力的氮化硅材料)，也可以是压应力衬垫(即采用压应力材料，比如压缩应力的氮化硅材料)，具体采用何种应力材料，可以根据实际需要进行设置。如，需要增强NMOS的应力但同时需要减小PMOS的应力以提高器件稳定性时，可以采用拉应力材料制作单应力衬垫。
[0069]在本发明实施例中，步骤2可以根据实际需要进行设置，如不需要对NMOS和PMOS的应力进行相反调整，则该步骤可以省略。
[0070]步骤3、在所述半导体衬底200上形成层间介电层203，如图1C所示，所述层间介电层位于所述NMOS和所述PMOS之间的区域(即半导体衬底上NMOS和PMOS以外的区域)，并与所述NMOS和PMOS的栅极的顶端保持水平。
[0071]具体地，步骤3可以通过如下示例性步骤来实现:
[0072]步骤3001、在所述半导体衬底上形成一层介电材料薄膜。
[0073]所述介电材料薄膜完全覆盖包括NMOS和PMOS的栅极顶部在内的所述半导体衬底的表面。形成所述层间介电层的方法，可以为CVD等。
[0074]步骤3002、对所述介电材料薄膜进行化学机械抛光(CMP)，去除其高于所述NMOS和PMOS的栅极的部分，形成层间介电层203，形成的图形如图2C所示。
[0075]当然，层间介电层203还可以通过其他方法实现，在此不作限定。
[0076]其中，层间介电层203的作用在于，填平NMOS和PMOS之间的间隙，以使在后续形成的DSL的双衬垫(即第一应力层和第二应力层)在半导体衬底表面规则的形成并在NMOS和PMOS的交界位置实现良好接触。
[0077]并且，在本发明实施例中，步骤3和步骤2可以合并，即在所述步骤S103中，除形成层间介电层之外，还包括同时形成单应力衬垫的步骤，具体实现方法为:
[0078]首先，在所述半导体衬底200上形成一层单应力材料薄膜；
[0079]然后，在所述半导体衬底上(即所述单应力材料薄膜上)形成一层介电材料薄膜；
[0080]最后，对所述介电材料薄膜和所述单应力材料薄膜进行刻蚀或CMP，去除所述介电材料薄膜和所述单应力材料薄膜位于所述NMOS的栅极201A和PMOS的栅极201B的顶部的部分，形成层间介电层203和单应力衬垫202。
[0081]步骤4、在所述半导体衬底200上形成位于所述NMOS上方的第一应力层和位于所述PMOS上方的第二应力层。
[0082]其中，第一应力层为拉应力层，可以采用拉应力材料，比如拉伸应力的氮化硅制作；第二应力层为压应力层，可以采用压应力材料，比如压缩应力的氮化硅制作。
[0083]在本步骤中，在所述半导体衬底200上，形成双应力层(或称双应力衬垫)，包括位于NMOS上方的第一应力层和位于所述PMOS上方的第二应力层。其中，所述第一应力层和所述第二应力层可以毗邻并且相交迭，也可以毗邻而不交迭，还可以不毗邻。
[0084]优选的，如图1D所示，所述第一应力层204A和所述第二应力层204B毗邻而不交迭。当第一应力层204A和第二应力层204B毗邻不交迭的情况下，可以使半导体衬底200的表面保持平坦，可以在后续工艺中形成其他膜层时减少CMP工艺。
[0085]更优选的，在所述第一应力层204A和所述第二应力层204B毗邻而不交迭的情况下，所述第一应力层204A和所述第二应力层204B毗邻的位置(即交界的位置)为:相邻的NMOS和PMOS之间中间区域，如图1D所示。此时，可以在充分发挥第一应力层204A和所述第二应力层204B的应力增强作用的同时，有效避免它们对另外的器件造成负面影响，即避免第一应力层204A施加拉应力于PMOS或避免第二应力层施加压应力于NM0S。如果毗邻的位置靠近NM0S，则第二应力层会施加压应力于NM0S，进而影响NMOS器件的性能，反之亦然。
[0086]具体地，一个实现步骤4的示例性方法，可以包括如下步骤:
[0087]步骤4001:在所述半导体衬底上形成一层第一应力薄膜，利用掩膜板刻蚀去除所述第一应力薄膜位于所述PMOS上方的部分以形成位于NMOS上方的第一应力层；
[0088]步骤4002:在所述半导体衬底上形成一层第二应力薄膜，利用另一掩膜板刻蚀去除所述第二应力薄膜位于所述NMOS上方的部分以形成位于PMOS上方的第二应力层；
[0089]其中，所述第二应力层与所述第一应力层可以毗邻且相交迭，可以毗邻而不交迭，还可以不毗邻。具体可以根据实际设计，通过设定上述两次刻蚀时分别使用的掩膜板的图案来实现。
[0090]其中，步骤4001与步骤4002的顺序可以互换。
[0091 ] 在本发明实施例中，由于形成了层间介电层203，其填平了 NMOS和PMOS之间的间隙，使在形成DSL前整个半导体器件的上表面保持平整，因此，保证了 NMOS的第一应力层和PMOS的第二应力层可以在半导体衬底表面规则的形成，并可以在NMOS和PMOS的交界位置实现良好接触，因而可以更好的发挥DSL对应力的增强作用，提高器件的载流子迁移率，进而可以降低功耗提高速度。即，相对于现有技术中，双应力衬垫直接位于NMOS和PMOS的栅极结构的外侧，双应力衬垫的下方的轮廓不规则的情况，本发明实施例对双应力衬垫的下方通过增加层间介电层进行了平坦化处理，因而，在器件尺寸及NMOS和PMOS的间距不断减小的情况下，仍可实现NMOS的第一应力层和PMOS的第二应力层在NMOS和PMOS的交界位置的良好接触，提高了器件性能。
[0092]至此，通过不同于现有技术的方法，完成了半导体器件的双应力衬垫(即第一应力层和第二应力层)的制造，形成了不同于现有技术的半导体器件的结构。在完成上述步骤之后，本发明实施例还可以包括如下步骤。
[0093]步骤5、在所述半导体衬底200上形成一层另外的层间介电层。为便于区分，在此称之为第二层间介电层，而将上述步骤3中形成的层间介电层203记为第一层间介电层。
[0094]该第二层间介电层覆盖上述的第一应力层和第二应力层的表面，用于后续形成接触孔。形成该第二层间介电层的方法，可以为沉积法。由于前述步骤3已经形成了第一层间介电层203，因此，本步骤形成的第二层间介电层的厚度，可以小于传统工艺中的用于形成接触孔的层间介电层的厚度，以节省材料和工艺时间。
[0095]步骤6、刻蚀所述第二层间介电层及其下方的第一应力层和第二应力层、以及所述第一层间介电层203，以形成NMOS和PMOS的接触孔。
[0096]具体地，选用湿法刻蚀或干法刻蚀，对所述第二层间介电层及其下方的第一应力层和第二应力层、第一层间介电层203进行刻蚀，形成NMOS和PMOS的接触孔。示例性的，所述NMOS的接触孔，可以包括位于源极上方的方形接触孔以及位于漏极和栅极上方的共享接触孔(share contact hole),所述PMOS的接触孔与此类似,此处不再赘述。
[0097]在步骤6之后，还可以包括在接触孔内形成接触金属的步骤，具体实现方法可以为:在半导体衬底上沉积一层金属层(比如钨W)，通过CMP去除接触孔之外的金属以形成接触金属。此外，后续还可包括形成金属停止层的步骤等等，此处不再赘述。
[0098]在本发明实施例中，比如在步骤2之前，或者，省略步骤2时在步骤3之前，还可能包括形成NMOS和PMOS的源极和漏极的步骤，具体的形成工艺可以采用现有技术中的离子注入、嵌入式锗硅等，此处不再赘述。
[0099]本发明实施例的半导体器件的制造方法，通过在形成双应力衬垫(DSL)之前在半导体衬底上形成层间介电层203，填平了 NMOS和PMOS之间的间隙，使得在形成DSL前整个半导体器件的上表面保持平整，进而保证了 NMOS的第一应力层和PMOS的第二应力层可以在半导体衬底表面规则的形成，并可以在NMOS和PMOS的交界位置实现良好接触，避免了双应力衬垫的不良，因此，可以更好的发挥DSL的应力增强作用，提高器件的载流子迁移率，降低了半导体器件的功耗并提高了半导体器件的速度。
[0100]参照图3，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。该方法具体包括:
[0101]步骤SlOl:提供半导体衬底，所述半导体衬底包括用于形成NMOS的NMOS区和用于形成PMOS的PMOS区，以及所述NMOS的栅极与所述PMOS的栅极；
[0102]步骤S102:在所述半导体衬底上形成层间介电层，所述层间介电层位于所述NMOS和所述PMOS以外的区域，并与所述NMOS的栅极以及所述PMOS的栅极的顶端保持水平；
[0103]步骤S103:在所述半导体衬底上形成位于所述NMOS上方的第一应力层和位于所述PMOS上方的第二应力层。
[0104]实施例2
[0105]本发明实施例提供一种半导体器件，可以采用实施例1的方法制造。具体结构如下:
[0106]如图2D所述，本发明实施例的半导体器件，包括半导体衬底200和位于其上的NMOS和PM0S，其中，NMOS包括栅极201A，PM0S包括栅极201B ;还包括层间介电层203、第一应力层204A和第二应力层204B。具体的，层间介电层203位于所述半导体衬底200上的所述NMOS和所述PMOS以外的区域，并与所述NMOS的栅极201A以及所述PMOS的栅极201B的顶端保持水平；第一应力层204A和第二应力层204B位于所述层间介电层203的上方，并且，所述第一应力层204A位于所述NMOS的上方，所述第二应力层204B位于所述PMOS的上方。
[0107]进一步的，所述NMOS的栅极与所述PMOS的栅极为金属栅极。
[0108]其中，所述第一应力层204A为拉应力层，所述第二应力层204B为压应力层。可选的，所述第一应力层204A的材料为拉伸应力的氮化硅，所述第二应力层204B的材料为压缩应力的氮化硅。
[0109]其中，所述第一应力层和所述第二应力层可以毗邻并且相交迭，也可以毗邻而不交迭，还可以不毗邻。优选的，如图2D所示，所述第一应力层和所述第二应力层在所述层间介电层的上方毗邻但不交迭。
[0110]更优选的，所述第一应力层和所述第二应力层毗邻的位置为:相邻的所述NMOS和PMOS之间的中间区域。
[0111]在本发明实施例中，所述半导体器件还可以包括位于所述半导体衬底与所述层间介电层之间的单应力衬垫202，如图2D所示，所述单应力衬垫202覆盖所述半导体衬底200除了所述NMOS的栅极201A的顶部和所述PMOS的栅极201B的顶部以外的区域。
[0112]其中,所述单应力衬垫为拉应力衬垫或压应力衬垫。
[0113]进一步的，所述半导体器件还可以包括位于所述第一应力层和所述第二应力层的表面的另一层间介电层，以及贯穿所述另一层间介电层和位于其下方的所述第一应力层或第二应力层以及所述层间介电层的所述NMOS和所述PMOS的接触孔。
[0114]关于本发明实施例的半导体器件的具体结构、相关结构(部件)的作用以及所使用的材料等内容，可以参考实施例1，在此不再赘述。
[0115]在本发明实施例中，由于在半导体器件中设置了层间介电层203，其填平了 NMOS和PMOS之间的间隙形成了平整的器件表面，使得双应力衬垫即NMOS的第一应力层和PMOS的第二应力层在半导体衬底表面可以规则的形成，并可以在NMOS和PMOS的交界位置实现良好接触，因而更好的发挥了 DSL对应力的增强作用，提高了半导体器件的载流子迁移率，进而降低了半导体器件的功耗提高了半导体器件的速度。
[0116]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，其特征在于，所述方法包括: 步骤SlOl:提供半导体衬底，所述半导体衬底包括用于形成NMOS的NMOS区和用于形成PMOS的PMOS区，以及所述NMOS的栅极与所述PMOS的栅极； 步骤S102:在所述半导体衬底上形成层间介电层，所述层间介电层位于所述NMOS和所述PMOS以外的区域，并与所述NMOS的栅极以及所述PMOS的栅极的顶端保持水平； 步骤S103:在所述半导体衬底上形成位于所述NMOS上方的第一应力层和位于所述PMOS上方的第二应力层。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述NMOS的栅极与所述PMOS的栅极为金属栅极。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括: 在所述半导体衬底上形成一层介电材料薄膜； 对所述介电材料薄膜进行化学机械抛光，去除所述介电材料薄膜高于所述NMOS的栅极和所述PMOS的栅极的部分。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S103包括: 步骤S1031:在所述半导体 衬底上形成一层第一应力薄膜，刻蚀去除所述第一应力薄膜位于所述PMOS上方的部分，以形成位于所述NMOS上方的第一应力层； 步骤S1032:在所述半导体衬垫上形成一层第二应力薄膜，刻蚀去除所述第二应力薄膜位于所述NMOS上方的部分，以形成位于所述PMOS上方的第二应力层； 其中，步骤S1031和S1032的顺序可以互换。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一应力层为拉应力层，所述第二应力层为压应力层。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一应力层的材料为拉伸应力的氮化硅，所述第二应力层的材料为压缩应力的氮化硅。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一应力层和所述第二应力层毗邻而不交迭。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，所述第一应力层和所述第二应力层毗邻的位置为:相邻的所述NMOS和PMOS之间的中间区域。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤SlOl和所述步骤S102之间，还包括在所述半导体衬底上形成单应力衬垫的步骤，所述单应力衬垫覆盖所述半导体衬底除了所述NMOS的栅极的顶部和所述PMOS的栅极的顶部以外的区域。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，所述半导体衬底上形成单应力衬垫的步骤包括: 在所述半导体衬底上形成一层单应力材料薄膜； 对所述单应力材料薄膜进行CMP，去除所述单应力材料薄膜位于所述NMOS的栅极和所述PMOS的栅极顶部的部分。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，除形成层间介电层之外，还包括同时形成单应力衬垫的步骤，所述步骤S102包括: 在所述半导体衬底上形成一层单应力材料薄膜； 在所述单应力材料薄膜上形成一层介电材料薄膜；对所述介电材料薄膜和所述单应力材料薄膜进行CMP，去除所述介电材料薄膜和所述单应力材料薄膜高于所述NMOS的栅极和所述PMOS的栅极的部分，以形成所述层间介电层和单应力衬垫。
12.如权利要求9至11任一项所述的半导体器件的制造方法，其特征在于，所述单应力衬垫为拉应力衬垫或压应力衬垫。
13.如权利要求1至8任一项所述的半导体器件的制造方法，其特征在于，在所述步骤S103之后还包括步骤S104: 在所述半导体衬底上的所述第一应力层和所述第二应力层的表面形成另一层间介电层。
14.如权利要求13所述的半导体器件的制造方法，其特征在于，在所述步骤S104之后还包括步骤S105:刻蚀所述另一层间介电层以及位于其下方的所述第一应力层、第二应力层和所述层间介电层，以形成所述NMOS和所述PMOS的接触孔。
15.如权利要求14所述的半导体器件的制造方法，其特征在于，所述NMOS的接触孔包括位于所述NMOS的源极上方的方形接触孔以及位于所述NMOS的漏极和栅极上方的共享接触孔，所述PMOS的接触孔包括位于所述PMOS的源极上方的方形接触孔以及位于所述PMOS的漏极和栅极上方的共享接触孔。
16.如权利要求14所述的半导体器件的制造方法，其特征在于，在所述步骤S105之后还包括步骤S106:在所述NMOS和所述PMOS的接触孔内形成接触金属。
17.一种半导体器件，包括半导体衬底和位于其上的NMOS和PM0S，其特征在于，还包括层间介电层、第一应力层和第二应力层； 所述层间介电层位于所述半导体衬底上的所述NMOS和所述PMOS以外的区域，并与所述NMOS的栅极的顶端以及所述PMOS的栅极的顶端保持水平；所述第一应力层和所述第二应力层位于所述层间介电层的上方，并且，所述第一应力层位于所述NMOS的上方，所述第二应力层位于所述PMOS的上方。
18.如权利要求17所述的半导体器件，其特征在于，所述NMOS的栅极与所述PMOS的栅极为金属栅极。
19.如权利要求17所述的半导体器件，其特征在于，所述第一应力层为拉应力层，所述第二应力层为压应力层。
20.如权利要求17所述的半导体器件，其特征在于，所述第一应力层的材料为拉伸应力的氮化硅，所述第二应力层的材料为压缩应力的氮化硅。
21.如权利要求17所述的半导体器件，其特征在于，所述第一应力层和所述第二应力层在所述层间介电层的上方毗邻但不交迭。
22.如权利要求21所述的半导体器件，其特征在于，所述第一应力层和所述第二应力层毗邻的位置为:相邻的所述NMOS和PMOS之间的中间区域。
23.如权利要求17至21任一项所述的半导体器件，其特征在于，所述半导体器件还包括位于所述半导体衬底与所述层间介电层之间的单应力衬垫，所述单应力衬垫覆盖所述半导体衬底除了所述NMOS的栅极的顶部和所述PMOS的栅极的顶部以外的区域。
24.如权利要求23所述的半导体器件，其特征在于，所述单应力衬垫为拉应力衬垫或压应力衬垫。
25.如权利要求17至21任一项所述的半导体器件，其特征在于，所述半导体器件还包括:位于所述第一应力层和所述第二应力层的表面的另一层间介电层，以及贯穿所述另一层间介电层和位于其下方的所述第一应力层或第二应力层以及所述层间介电层的所述NMOS和所述PMOS 的接触孔。
【文档编号】H01L27/092GK103730416SQ201210382864
【公开日】2014年4月16日 申请日期:2012年10月10日 优先权日:2012年10月10日
【发明者】张海洋, 王新鹏 申请人:中芯国际集成电路制造(上海)有限公司