专利名称：一种自对准soi fd mosfet形成方法
技术领域：
本发明涉及集成电路设计优化技术，具体地说是一种自对准SOI FDM0SFET形成方法。
背景技术：
随着集成电路的发展，集成度越来越高，这伴随着单个晶体管的尺寸不断减小，器件的工作电压也越来越低，但当器件尺寸下降到Iym以下时，器件的性能就会下降。我们知道，SOI器件相对于体硅器件而言，在低的工作电压下有更好的器件特性。这是由于SOI 器件通过一层埋氧层将有源区与衬底隔离，减小了结电容。
SOI作为一种全介质隔离技术，有着许多体硅技术不可比拟的优越性。且随着SOI 顶层规模厚度减薄到全耗尽工作状态时，全耗尽(FD)SOI器件比传统SOI器件更具优越性。 全耗尽器件为薄膜器件，具有较低的纵向电场、较高的电流驱动能力、陡直的亚阈斜率、较小的短沟效应，以及Kink效应完全消除、迁移率闻、跨导大、寄生电容小等许多优良特性， 特别适合于高速、低压、低功耗电路的应用，同时在亚O. Iym技术中也有很大潜力。SOI FD MOSFET可以有效抑制浮体效应，并有良好的亚阈值特性和短沟道效应，但在超薄膜SOI FDM0SFT器件中存在较大的源漏寄生电阻，影响了器件的电流特性。
同时，由于SOI器件的有源区制作在一个薄硅层中，薄膜器件要减小尺寸就得减小薄膜层的厚度。但是，随着薄膜层厚度的减小，薄膜层的阻抗就会随着增大，这会减小器件的电流驱动能力。
另外，随着集器件的尺寸按比例缩小，器件的有源区要求严格对准，若稍有偏差， 器件的密勒电容和串扰电阻就会增大。一般现有的器件制造中，采用的工艺方法不能保证栅电极和源漏结的自动对准，很容易造成偏差，严重影响了器件的性能。且SOI MOS器件由于硅膜厚度的限制，器件的源漏寄生电阻需要想办法使其减小。发明内容
本发明的目的在于提供一种采用自对准和横向外延生长技术，提高器件质量和特性的SOI FD MOSFET形成方法。
本发明的目的是这样实现的
自对准SOI FD MOSFET形成方法包括以下步骤
①.采用SOI结构的半导体材料，具有一层半导体衬底1，埋氧层2和硅薄膜层10， 埋氧层2位于半导体衬底I和硅薄膜层10之间，对硅薄膜层10进行P型掺杂；
②.在硅薄膜层10上生长一层薄的栅氧层11 ；
③.在栅氧层11之上淀积多晶硅12作为栅电极层；
④.选定栅电极位置，并在该位置上淀积氮化硅掩蔽层13，以氮化硅掩蔽层13为掩膜对器件进行刻蚀，将氮化硅掩蔽层13两侧、埋氧层2之上的材料全部刻蚀掉，并且将两侧的埋氧层2刻蚀掉一定厚度，刻蚀深度由源漏区的硅膜厚度决定，至此形成了栅氧层6和栅区8以及较薄的源漏区埋氧层2和P型体区5 ；
⑤.采用横向外延技术在栅区8两侧被刻蚀掉的空处生长外延层9，并对外延层9 进行N型轻掺杂；
⑥.栅区8上再次淀积氮化硅掩蔽层13，再一次对器件进行刻蚀，刻蚀结果使得两侧外延生长的半导体层9表面和栅氧层6下表面相平；
⑦.淀积栅侧墙介质层，回刻后在栅电极两侧形成栅侧墙7 ；
⑧.以栅侧墙7为界，向栅侧墙7两侧的源漏区继续注入离子进行掺杂，形成N+掺杂源漏区4，栅侧墙下方的源漏区3仍保持N型轻掺杂；
⑨.最后进入常规MOS厚道工序，包括淀积钝化层、开金属孔以及金属化，即可制得所述的MOS晶体管。
本发明方法的优点在于
一种SOI FD MOSFET形成方法A.通过刻蚀形成较薄的源漏区埋氧层，间接增大了源漏区的膜厚，在不影响器件特性的基础上，对全耗尽器件的薄膜结构引入的较大源漏寄生串扰电阻现象有一定程度的改善。B.采用了自对准技术，实现了栅电极与源漏区的对准一般的器件制造中，栅电极下源极和漏结的对准不能保障，致使栅电极可能未完全覆盖整个有源沟道，导致在源和漏之间未形成表面沟道，影响器件性能；此处以栅电极为掩膜， 对源漏区的位置进行刻蚀，实现了源漏与栅电极的自对准，保证器件的结构正确。C.采用横向外延生长技术对于外延层的生长，米用横向外延技术可大幅降低外延层中的位错密度， 改善外延层质量，降低外延层非故意掺杂电子浓度。D.器件的源漏区采用N/N+型掺杂结构， 使得金属与重掺杂半导体之间形成欧姆接触，这种接触是线性的，且接触电阻非常低，优化器件的性能。
本发明提出依次生长埋氧层2、硅薄膜层10、栅氧层11和多晶硅层12，并对上述结构进行一步刻蚀，形成薄的源漏区埋氧层，使得源漏区与栅电极形成自对准结构。
本发明中提出的横向外延生长技术生长的外延硅层中缺陷少，可器件的电学特性，消除闩锁效应。重掺杂源漏区是以栅侧墙为掩膜进行离子注入的，进一步形成重掺杂源漏区与栅电极的自对准。传统工艺中并为对埋氧层进行刻蚀打薄，本发明通过对源漏区埋氧层的刻蚀，间接增大了源漏区膜厚，减小了源漏寄生串扰电阻。
图I是在SOI结构上生长栅氧层和多晶硅层的工艺步骤图2是对器件栅极两端位置进行刻蚀的工艺步骤图3是在图2中刻蚀处的空位生长N型外延层的工艺步骤图4是对图3中的外延层进行刻蚀东风工艺步骤图5是生长栅电极侧墙的工艺步骤图6是对器件的源漏区进一步掺杂形成N+区的工艺步骤图。
具体实施方式
下面结合附图举例对本发明做详细的描述
本发明以NMOS管为例，对器件的制作工艺步骤进行详细描述
结合图I。.采用SOI结构的半导体材料，具有一层半导体衬底1，一埋置绝缘层2 和一硅薄膜层10，埋置绝缘层2位于衬底I和硅薄膜层10之间，对硅薄膜10进行P型掺杂；在娃薄膜10上生长一层薄的栅氧层11 ；
在栅氧层11之上淀积多晶硅12作为栅电极层；选定栅电极位置，并在该位置上淀积氮化硅掩蔽层13，以掩蔽层13为掩膜对器件进行刻蚀。
结合图2。掩蔽层13两侧、埋氧层2之上的材料全部刻蚀掉，并且将两侧的埋氧层刻蚀掉一定厚度，刻蚀深度由源漏区的硅膜厚度决定，至此形成了栅氧6和栅区8以及较薄的源漏区埋氧层2，源漏区和栅区8实现了自对准；
结合图3。采用横向外延技术在栅区8两侧被刻蚀掉的空处生长外延层9，并对其进行N型轻掺杂；
结合图4。栅区8上再次淀积掩蔽层，再一次对器件进行刻蚀，刻蚀结果使得两侧外延生长的半导体层9表面和栅氧层6下表面相平；
结合图5。淀积栅侧墙介质层，回刻后在栅电极两侧形成栅侧墙7 ；
结合图6。以栅侧墙7为界，向栅侧墙7两侧的源漏区继续注入离子进行掺杂，形成N+掺杂源漏区4，侧墙下方的源漏区3仍保持N型轻掺杂；
最后进入常规MOS厚道工序，包括淀积钝化层、开金属孔以及金属化，即可制得所述的MOS晶体管。
本发明提出对埋氧层2、半导体硅层10、栅氧层11和多晶硅层12同时进行刻蚀， 实现源漏区与栅电极的自对准；重掺杂区4以栅侧墙为掩膜进行离子注入，进一步形成重掺杂源漏区与栅侧墙的自对准，避免了由栅电极和源漏结的偏差导致的器件密勒电容增大；
本发明通过对埋氧层2的刻蚀，形成薄的源漏区埋氧层，间接增大源漏区膜厚，减小期价的寄生串扰电阻；
本发明中提出采用横向外延生长技术进行外延硅层9的生长，减少半导体材料中的缺陷，解决了传统工艺中采用半导体硅层淀积方法生长易形成闩锁效应的缺陷。
上述为本发明特举之实施例，并非用以限定本发明。本发明提供自对准SOIFD MOSFET的制作工艺同样适用于普通结构器件以及它们的变体。其中的横向外延技术也可通过其他外延技术实现。在不脱离本发明的实质和范围内，可做些许的调整和优化，本发明的保护范围以权利要求为准。权利要求
1 一种自对准SOI FD MOSFET形成方法，其特征在于包括以下步骤 ①.采用SOI结构的半导体材料，具有一层半导体衬底(1)，埋氧层(2)和硅薄膜层(10)，埋氧层(2)位于半导体衬底(I)和硅薄膜层(10)之间，对硅薄膜层(10)进行P型掺杂； ②.在硅薄膜层(10)上生长一层薄的栅氧层(11); ③.在栅氧层(11)之上淀积多晶硅层(12)作为栅电极层； ④.选定栅电极位置，并在该位置上淀积氮化硅掩蔽层(13)，以氮化硅掩蔽层(13)为掩膜对器件进行刻蚀，将氮化硅掩蔽层(13)两侧、埋氧层(2)之上的材料全部刻蚀掉，并且将两侧的埋氧层(2)刻蚀掉一定厚度，刻蚀深度由源漏区的硅膜厚度决定，至此形成了栅氧层(6 )和栅区(8 )以及较薄的源漏区埋氧层(2 )和P型体区(5 ); ⑤.采用横向外延技术在栅区(8)两侧被刻蚀掉的空处生长外延层(9)，并对外延层(9)进行N型轻掺杂； ⑥.栅区(8)上再次淀积氮化硅掩蔽层(13)，再一次对器件进行刻蚀，刻蚀结果使得两侧外延层(9)表面和栅氧层(6)下表面相平； ⑦.淀积栅侧墙介质层，回刻后在栅电极两侧形成栅侧墙(7)； ⑧.以栅侧墙(7)为界，向栅侧墙(7)两侧的源漏区继续注入离子进行掺杂，形成N+掺杂源漏区(4)，栅侧墙下方的源漏区(3)仍保持N型轻掺杂； ⑨.最后进入常规MOS厚道工序，包括淀积钝化层、开金属孔以及金属化，即可制得所述的MOS晶体管。
全文摘要
本发明提供的是一种自对准SOI FD MOSFET形成方法。包括对硅薄膜层10进行P型掺杂；在硅薄膜层10上生长栅氧层11；在栅氧层11上淀积多晶硅12，氮化硅掩蔽层13；将氮化硅掩蔽层13两侧、埋氧层2之上的材料全刻蚀掉，将两侧埋氧层2刻蚀掉一定厚度；采用横向外延技术在栅区8两侧被刻蚀掉的空处生长外延层9，并对外延层9进行N型轻掺杂；栅区8上再次淀积氮化硅掩蔽层13，再一次刻蚀，使两侧外延生长的半导体层9表面和栅氧层6下表面相平；在栅电极两侧形成栅侧墙7。本发明本提供一种采用自对准和横向外延生长技术，提高器件质量和特性的自对准SOI FD MOSFET形成方法。
文档编号H01L21/336GK102931092SQ20121041495
公开日2013年2月13日 申请日期2012年10月26日 优先权日2012年10月26日
发明者王颖, 贺晓雯, 曹菲, 刘云涛 申请人:哈尔滨工程大学