使用双重图案化的自对准纳米线的形成的制作方法
【技术领域】
[0001]本发明总体涉及集成电路，更具体地，涉及包括纳米线的集成电路结构及其形成方法。
【背景技术】
[0002]双重图案化是光刻的一种技术革新，用以提高集成电路中的部件密度。通常，光刻技术用于在晶圆上形成集成电路的部件。光刻技术包括施加光刻胶，以及在光刻胶中限定图案。首先在光刻掩模中限定光刻胶中的图案，并且该图案通过光刻掩模的透明部分或通过不透明部分来实现。光刻掩模中的图案通过使用光刻掩模的曝光而转印至光刻胶，然后使该光刻胶显影。然后图案化的光刻胶中的图案被转印至形成在晶圆上的制造的部件。
[0003]随着集成电路的按比例缩小的增加，光学临近效应呈现越来越多的问题。当两个分离的部件彼此距离过近时，光学临近效应可能导致这些部件彼此短接。为了解决这种问题而引入了双重图案化技术。位置邻近的各部件被分给同一双重图案化掩模组的两个掩模，这两个掩模用于形成原本使用单个掩模而形成的各部件。在每个掩模中，各部件之间的间隔被增大为大于单个掩模中的各部件之间的间隔，由此降低或基本上消除了光学临近效应。
【发明内容】
[0004]根据本发明的一个方面，提供了一种方法，包括:在半导体衬底上方形成图案预留层，其中，半导体衬底包括主表面；执行第一自对准多重图案化工艺以图案化图案预留层，其中，图案预留层的剩余部分包括在平行于半导体衬底的主表面的第一方向上延伸的图案预留带；执行第二自对准多重图案化工艺以在平行于半导体衬底的主表面的第二方向上图案化图案预留层，其中，图案预留层的剩余部分包括图案化的部件；以及使用图案化的部件作为蚀刻掩模以通过蚀刻半导体衬底来形成半导体纳米线。
[0005]优选地，第一自对准多重图案化工艺和第二自对准多重图案化工艺均包括:形成芯轴层；蚀刻芯轴层以形成芯轴带，其中，第一自对准多重图案化工艺的芯轴带具有在第一方向上的纵向方向；在芯轴层上方形成间隔件层；去除间隔件层的水平部分，其中，芯轴层的垂直部分形成间隔件；去除芯轴带；以及使用芯轴带作为蚀刻掩模来蚀刻图案预留层。
[0006]优选地，该方法还包括:在图案预留层上方形成氧化物层，其中，在第一自对准多重图案化工艺期间，氧化物层被图案化。
[0007]优选地，在第一自对准多重图案化工艺之后，氧化物层包括位于图案预留带上方的剩余的氧化物带，并且方法还包括以填充材料填充该剩余的氧化物带之间的空间，填充材料在第二自对准多重图案化工艺中被图案化。
[0008]优选地，第一方向垂直于第二方向。
[0009]优选地，第一方向既不垂直于也不平行于第二方向。
[0010]优选地，该方法还包括:在第一自对准多重图案化工艺和第二自对准多重图案化工艺之后，在半导体衬底上方形成光刻胶，其中，在蚀刻半导体衬底的过程中，光刻胶的图案被转印至半导体衬底中。
[0011]根据本发明的另一方面，提供了一种方法，包括:在半导体衬底上方形成图案预留层；使用第一自对准多重图案化工艺蚀刻图案预留层以形成图案预留带；形成填充材料以填充图案预留带之间的空间；使用第二自对准多重图案化工艺来蚀刻图案预留带，其中，图案预留带的剩余部分形成图案化的部件，第一自对准多重图案化工艺和第二自对准多重图案化工艺均包括:形成芯轴带，其中，第一自对准多重图案化工艺的芯轴带具有第一纵向方向，第一纵向方向不同于第二自对准多重图案化工艺的芯轴带的第二纵向方向；在芯轴带的侧壁上形成间隔件；和去除芯轴带，其中，芯轴带用作蚀刻掩模以在第一自对准多重图案化工艺和第二自对准多重图案化工艺中蚀刻图案预留层；以及使用图案化的部件作为蚀刻掩模以通过蚀刻半导体衬底来形成半导体纳米线。
[0012]优选地，形成芯轴带包括:形成非晶硅层；以及图案化非晶硅层。
[0013]优选地，该方法还包括:在半导体衬底上方形成衬垫介电层；在衬垫介电层上方形成硬掩模，并且硬掩模位于图案预留层下方；以及使用图案化的部件作为蚀刻掩模来图案化硬掩模和衬垫介电层。
[0014]优选地，第一纵向方向垂直于第二纵向方向。
[0015]优选地，第一纵向方向既不垂直于也不平行于第二纵向方向。
[0016]优选地，该方法还包括:形成晶体管，其中，半导体纳米线中的一条的中间部分形成晶体管的沟道区域，而该条半导体纳米线的上部和下部形成晶体管的源极和漏极区域。
[0017]根据本发明的又一方面，提供了一种集成电路结构，包括:半导体衬底；以及多条半导体纳米线，位于半导体衬底上方，多条半导体纳米线设置成多个行和多个列，其中:多个行具有第一节距和不同于第一节距的第二节距，并且第一节距和第二节距以交替的图案分配；和多个列具有第三节距和第四节距，并且第三节距和第四节距以交替的图案分配。
[0018]优选地，第四节距不同于第三节距。
[0019]优选地，第一节距等于第三节距，并且第二节距等于第四节距。
[0020]优选地，该集成电路包括晶体管，其中，半导体纳米线中的一条的中间部分形成晶体管的沟道区域，而该条半导体纳米线的上部和下部形成晶体管的源极和漏极区域。
[0021]优选地，该集成电路结构还包括与晶体管相同的多个晶体管，其中，多个晶体管的源极区域互连，多个晶体管的漏极区域互连，并且多个晶体管的栅电极互连。
[0022]优选地，半导体纳米线具有垂直于半导体衬底的主顶面的纵向方向。
[0023]优选地，多个行既不垂直于不也平行于多个列。
【附图说明】
[0024]当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明。应该注意，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
[0025]图1至图22B示出了根据一些实施例的在形成半导体纳米线中的中间阶段的立体图和顶视图。
[0026]图23示出了根据一些实施例的晶体管的截面图，其中，晶体管包括半导体纳米线；
[0027]图24示出了根据一些实施例被布置成多行和列的纳米线，行垂直于列；以及
[0028]图25示出了根据一些实施例被布置成多行和列的纳米线，行既不垂直于列也不平行于列。
【具体实施方式】
[0029]以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或