半导体器件制造方法
【专利摘要】本发明提供了一种应力半导体制造方法。在本发明的方法中，在NMOS区域形成经过氮等离子体处理的张应力层，由于经过氮等离子体处理的张应力氮化硅在DHF中的腐蚀速率较未经处理的张应力氮化硅大幅减小，这样，在之后的虚设栅极去除工艺中，NMOS区域的张应力氮化硅仅有小部分被腐蚀去除，而大部分得以保存，能够向沟道提供足够的应力，并且避免了后续步骤中器件结构可能受到的不良影响，从而保证了器件结构的完整，实现了后栅工艺与双应变应力层的工艺集成。
【专利说明】半导体器件制造方法
【技术领域】
[0001]本发明涉及半导体器件制造方法领域，特别地，涉及一种应用于CMOS后栅工艺的双应变应力层的集成方法。
【背景技术】
[0002]半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。在90nm节点后，应力技术逐渐被采用以提高器件的性能。与之同时，在制造工艺方面，后栅工艺(gate last)中的高K金属栅技术也逐渐被采用以应对随着器件不断减小而带来的挑战。在应力技术中，双应变应力层(DSL,dual stressliner)技术与常规工艺兼容性高、成本较低，因此，被各大半导体厂商所采用。
[0003]DSL技术，指的是在不同类型的MOSFET区域，形成分别具有张应力和压应力的应力层，通常，在NMOS区域形成张应力层，在PMOS区域形成压应力层。参见附图1，图为采用了 DSL技术的CMOS制造工艺中的一个步骤。其中，在衬底I上，形成有NMOS 2和PM0S3，不同MOS晶体管被STI结构4隔离开。NMOS 2包括NMOS虚设栅极6及其虚设栅极绝缘层
5,PMOS 3包括PMOS虚设栅极8及其虚设栅极绝缘层7,虚设栅极(dummy gate)及其虚设栅极绝缘层被用于后栅工艺，虚设栅极通常为多晶硅或非晶硅栅极，虚设栅极绝缘层通常为氧化硅层，在完成晶体管其他部件之后，去除虚设栅极及其虚设栅极绝缘层，形成栅极凹槽，然后在栅极凹槽中形成高K栅绝缘层和金属栅极。NMOS 2之上覆盖有张应力层9，PMOS3之上覆盖有压应力层10，应力层材料通常为氮化硅。这两种应力层分别向NMOS和PMOS的沟道区域提供应力，以增加沟道区域载流子的迁移率，保证晶体管在深亚微米领域的性能。接着，在此后的步骤中，参见附图2，需要进行CMP工艺，平坦化器件结构，打开虚设栅极。为了避免CMP打开虚设栅极顶部硬掩模时可能在源漏区上方出现凹碟(dish)现象(若出现凹碟现象，则后续沉积高K金属栅以及CMP将会导致高K金属栅残留在凹碟内，从而造成器件电学性能不稳定)，在器件间距较大时，可以使该步骤CMP —直进行到研磨停止层，也即覆盖在源漏区域正上方的张应力层9和压应力层10的上表面，参见附图2中的情形；在器件间距较小时，需要在应力层上沉积一定厚度的TEOS (未图示)，然后进行CMP。这样，就暴露出了虚设栅极，可以先后去除虚设栅极及其虚设栅极绝缘层，形成栅极凹槽。虚设栅极绝缘层通常为氧化硅，去除方式是DHF湿法腐蚀，具体而言，在室温下(23摄氏度)，I: 100的DHF腐蚀氧化硅的速率为30± I埃/分钟，但是，与此同时，张应力氮化硅在此条件的DHF中腐蚀速率为498埃/分钟，远大于氧化硅在DHF中的腐蚀速率，因此，在去除虚设栅绝缘层的时候，张应力氮化硅也会被去除部分甚至全部，参见附图3，图中张应力层9被大量消耗，而压应力层10由于腐蚀速率非常低，在此情形下为19埃/分钟，损失很少。因而，由于应力层损失，导致了 DSL集成失败。另外，对于器件上沉积有TEOS的情形，虽然CMP后覆盖在应力层上的TEOS会保护应力层避免腐蚀，但是，由于TEOS在DHF中的腐蚀速率也比较高，在去除虚设栅极绝缘层的过程中，TEOS存在被DHF完全腐蚀掉的危险，这样就会使下面的张应力氮化硅暴露在DHF的环境中从而造成张应力氮化硅被腐蚀的情况。[0004]因此，需要提供一种新的应用于CMOS后栅工艺的双应变应力层的集成方法，能够克服上述缺陷，使应力层提供足够的应力的同时，确保器件结构的完整。
【发明内容】
[0005]本发明提供一种晶体管的制造方法，利用氮等离子体处理张应力层，避免了现有技术中张应力层损失的缺陷。
[0006]根据本发明的一个方面，本发明提供一种半导体器件制造方法，其包括如下步骤:
[0007]提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成NMOS区域和PMOS区域；
[0008]形成NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管包括虚设栅极和虚设栅极绝缘层；
[0009]在所述NMOS晶体管之上沉积张应力层，所述张应力层为经过氮等离子体处理的张应力层；
[0010]在所述PMOS晶体管之上沉积压应力层；
[0011]全面性沉积介质层；
[0012]进行CMP工艺，暴露所述虚设栅极的上表面，并在所述张应力层和所述压应力层上方保留部分所述介质层；
[0013]依次去除所述虚设栅极和所述虚设栅极绝缘层，形成栅极凹槽；
[0014]在所述栅极凹槽中，分别形成所述NMOS晶体管和所述PMOS晶体管的高K栅绝缘层和金属栅极。
[0015]在本发明的方法中，形成NMOS晶体管和PMOS晶体管具体包括:
[0016]形成所述虚设栅极和所述虚设栅极绝缘层；
[0017]形成栅极间隙壁；
[0018]形成晶体管的源漏区域。
[0019]在本发明的方法中，在所述NMOS晶体管之上沉积张应力层具体包括:
[0020]沉积步骤:全面性沉积一定厚度的张应力氮化硅膜；
[0021]处理步骤:在每一个沉积步骤之后，采用氮等离子体处理沉积得到的张应力氮化娃膜；
[0022]重复进行所述沉积步骤和处理步骤，直至获得期望厚度的张应力氮化硅膜；
[0023]图案化具有期望厚度的张应力氮化硅膜，从而获得所述张应力层。其中，在所述沉积步骤中，采用PECVD工艺进行沉积，所述一定厚度的张应力氮化硅膜的厚度为10-1000埃，优选为30埃；所述处理步骤中的氮等离子体处理采用N2等离子体。
[0024]在本发明的方法中，在所述PMOS晶体管之上沉积压应力层具体包括:
[0025]全面沉积压应力氮化硅膜，用图案化的光刻胶层保护位于所述PMOS晶体管的所述压应力氮化硅膜，去除位于所述匪OS晶体管的所述压应力氮化硅膜，然后去除光刻胶层。
[0026]在本发明的方法中，所述介质层为TEOS层。
[0027]本发明的优点在于:在本发明的方法中，在NMOS区域形成经过氮等离子体处理的张应力层，由于经过氮等离子体处理的张应力氮化硅在DHF中的腐蚀速率较未经处理的张应力氮化硅大幅减小，这样，在之后的虚设栅极去除工艺中，NMOS区域的张应力氮化硅仅有小部分被腐蚀去除，而大部分得以保存，能够向沟道提供足够的应力，并且避免了后续步骤中器件结构可能受到的不良影响，从而保证了器件结构的完整，实现了后栅工艺与双应变应力层的工艺集成。
【专利附图】
【附图说明】
[0028]图1-3现有的后栅工艺双应变应力层的集成方法；
[0029]图4-8本发明的后栅工艺双应变应力层的集成方法。
【具体实施方式】
[0030]以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
[0031]本发明提供一种半导体器件制造方法，特别地涉及一种后栅工艺双应变应力层的集成方法，下面参见附图4-8，将要详细描述本发明提供的半导体器件制造方法。
[0032]首先，参见附图4，在半导体衬底I上，形成有NMOS 2和PM0S3，不同MOS晶体管被STI结构4隔离开。其中，本实施例中采用了单晶硅衬底，可选地，也可采用锗衬底或者其他合适的半导体衬底。在半导体衬底I上形成STI结构4的方法具体包括，首先在半导体衬底I上涂布光刻胶，接着光刻出STI结构4图形，并对半导体衬底I进行各向异性的刻蚀获得浅沟槽，在该浅沟槽中填充介电材料，如SiO2，从而形成STI结构。在形成STI结构4之后，进行阱区注入(未在图中示出)，形成NMOS区域和PMOS区域。PMOS的阱区注入杂质为N型杂质，而NMOS的阱区注入杂质为P型杂质。
[0033]接着，形成NMOS虚设栅极6及其虚设栅极绝缘层5，PMOS虚设栅极8及其虚设栅极绝缘层7。具体包括:先在衬底I表面沉积一层虚设栅极绝缘层材料，例如是SiO2，其厚度优选为0.5-10nm，沉积工艺例如为CVD。之后，沉积虚设栅极材料，在本发明后栅工艺中，虚设栅极材料例如是多晶硅或非晶硅。另外，虚设栅极材料层之上还形成有硬掩模层(未图示)。然后，进行光刻胶涂布，光刻，定义出虚设栅极图形，对虚设栅极材料以及虚设栅极绝缘层材料顺序刻蚀，从而同时形成NMOS和PMOS的虚设栅极及其虚设栅极绝缘层。虚设栅极(du_y gate)及其虚设栅极绝缘层被用于后栅工艺，在完成晶体管其他部件之后，去除虚设栅极及其虚设栅极绝缘层，形成栅极凹槽，然后在栅极凹槽中形成高K栅绝缘层和金属栅极。
[0034]形成虚设栅极线条后，形成栅极间隙壁，采用沉积和回刻蚀的方式。之后，分别形成NMOS和PMOS的源漏区域，可以采用离子注入的方式，也可以首先以虚设栅极为掩模进行自对准的源漏区域刻蚀，形成源漏区域沟槽，然后进行源漏区域外延生长，从而形成晶体管的源漏区域。
[0035]之后，在NMOS 2之上沉积张应力层9，该张应力层为经过氮等离子体处理的张应力层。其具体包括重复多次的沉积步骤和处理步骤，沉积步骤为:全面沉积一定厚度的张应力氮化硅膜，可选地采用PECVD工艺进行沉积，厚度为10-1000埃，优选为30埃；处理步骤为:在每一个沉积步骤之后，采用氮等离子体处理沉积得到的张应力氮化硅膜，可选地采用N2等离子体。重复进行沉积步骤和处理步骤，直至获得期望厚度的张应力氮化硅膜。普通的张应力氮化硅，这里指的是未经氮等离子体处理的张应力氮化硅，在1: 100的DHF中腐蚀速率为498埃/分钟，远远大于氧化硅上述条件下的腐蚀速率30± I埃/分钟，但是，发明人注意到，经过氮等离子处理的张应力氮化硅膜，在1: 100的DHF中腐蚀速率为79埃/分钟，相比未经处理的张应力氮化硅的腐蚀速率大幅减小，并且接近了氧化硅的腐蚀速率。在此基础上，发明人发现了在随后的虚设栅极的去除工艺中(采用DHF)，经过氮等离子处理的张应力氮化硅膜仅有部分被腐蚀，对后续器件结构的形成无不良影响。在全面性形成期望厚度的经过氮等离子体处理的张应力氮化硅膜之后，采用图案化的光刻胶层保护NMOS2区域的张应力氮化硅膜，去除PMOS 3区域的张应力氮化硅膜，然后去除光刻胶层，从而获得经过氮等离子体处理的张应力层9。
[0036]接着,在PMOS 3之上沉积压应力层10。具体包括:首先全面沉积压应力氮化硅膜，然后用图案化的光刻胶层保护PMOS 3区域的压应力氮化硅膜，去除NMOS 2区域的压应力氮化硅膜，然后去除光刻胶层。
[0037]以上两种应力层分别向NMOS和PMOS的沟道区域提供应力，以增加沟道区域载流子的迁移率，保证晶体管在深亚微米领域的性能。
[0038]同时，需要注意的是，经过氮等离子体处理的张应力层9与压应力层10的形成先后顺序可以根据工艺具体情况来调换。
[0039]接着，参见附图5，全面性沉积介质层11，具体材料为TE0S，厚度例如是200-1500nmo介质层11完全覆盖在经过氮等离子体处理的张应力层9和压应力层10之上。
[0040]之后，进行CMP工艺，平坦化器件结构，打开虚设栅极上表面，并在经过氮等离子体处理的张应力层9与压应力层10上方保留部分介质层11，参见附图6。由于存在剩余的介质层11，张应力层9和压应力层10的大部分被其覆盖，仅有靠近栅极间隙壁处的张应力层9和压应力层10部分暴露，参见附图6中的虚线圈所示位置。
[0041]接着，参见附图7，依次去除虚设栅极和虚设栅极绝缘层，形成栅极凹槽12。具体包括:先去除虚设栅极6和8 ;接着，去除虚设栅极绝缘层5和7，去除方式是DHF湿法腐蚀。由于剩余的介质层11覆盖了大部分的张应力层9和压应力层10，仅有靠近栅极间隙壁的小部分张应力层9和压应力层10暴露出，同时，考虑到DHF对压应力氮化硅的腐蚀速率非常小，因而附图6中PMOS 3区域的两个虚线圈所示开口的横向腐蚀会很小，在图7中并未显示，而经过氮等离子体处理的张应力层9，其在DHF中的腐蚀速率相比普通张应力氮化硅膜也大幅减小，因此，在去除虚设栅极的步骤中，张应力层9仅部分被去除，参见附图7中的虚线圈，这样，张应力9的腐蚀量能够被控制在期望的范围内，完全避免了张应力层9在此步骤中被完全腐蚀掉的风险，大部分的张应力层9得以保存，能够向沟道提供足够的应力，同时，这也避免了凹碟(dish)现象的产生，使得后续步骤中，器件结构不会受到不良影响，保证了器件结构的完整。需要指出的是，图7中虚线圈所指示的张应力层9的界面仅为示意，表示经过氮等离子体处理的张应力层9仅被少量腐蚀，并不确切表明其被腐蚀的具体数量。
[0042]之后，在栅极凹槽12中分别形成NMOS 2的高K栅绝缘层13和金属栅极14，PMOS3的高K栅绝缘层15和金属栅极16，并去除剩余的介质层11，参见附图8。高K栅绝缘层13和高K栅绝缘层15选自以下材料之一或其组合构成的一层或多层=Al2O3, HfO2,包括HfSiOx, HfSiON, HfAlOx, HfTaOx, HfLaOx, HfAlSiOx 以及 HfLaSiOx 至少之一在内的铪基高 K介质材料，包括Zr02、La203、LaA103、Ti02、或Y2O3至少之一在内的稀土基高K介质材料。高K栅绝缘层13和高K栅绝缘层15的厚度为0.5-100nm，优选为Ι-lOnm，沉积工艺例如为CVD。金属栅极14和金属栅极16的材料为金属或金属化合物，例如TiN，TaN，W。NMOS和PMOS的栅极以及高K栅极绝缘层形成顺序可以根据需求调换。
[0043]这样，高K金属栅极制造完成，实现了本发明的后栅工艺和双应变应力层集成工艺，之后可以进行层间介质层以及互连线的制备。
[0044]至此，本发明提出并详细描述了后栅工艺和双应变应力层集成的半导体器件制造方法。在本发明的方法中，在NMOS区域形成经过氮等离子体处理的张应力层，由于经过氮等离子体处理的张应力氮化硅在DHF中的腐蚀速率较未经处理的张应力氮化硅大幅减小，这样，在之后的虚设栅极去除工艺中，NMOS区域的张应力氮化硅仅有小部分被腐蚀去除，而大部分得以保存，能够向沟道提供足够的应力，并且避免了后续步骤中器件结构可能受到的不良影响，从而保证了器件结构的完整，实现了后栅工艺与双应变应力层的工艺集成。
[0045]以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
【权利要求】
1.一种半导体器件制造方法，其特征在于包括如下步骤: 提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成NMOS区域和PMOS区域； 形成NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管包括虚设栅极和虚设栅极绝缘层； 在所述NMOS晶体管之上沉积张应力层，所述张应力层为经过氮等离子体处理的张应力层； 在所述PMOS晶体管之上沉积压应力层； 全面性沉积介质层； 进行CMP工艺，暴露所述虚设栅极的上表面，并在所述张应力层和所述压应力层上方保留部分所述介质层； 依次去除所述虚设栅极和所述虚设栅极绝缘层，形成栅极凹槽； 在所述栅极凹槽中，分别形成所述NMOS晶体管和所述PMOS晶体管的高K栅绝缘层和金属栅极。
2.根据权利要求1所述的方法，其特征在于，形成NMOS晶体管和PMOS晶体管具体包括: 形成所述虚设栅极和所述虚设栅极绝缘层； 形成栅极间隙壁； 形成晶体管的源漏区域。
3.根据权利要求1所述的方法，其特征在于，在所述NMOS晶体管之上沉积张应力层具体包括: 沉积步骤:全面性沉积一定厚度的张应力氮化硅膜； 处理步骤:在每一个沉积步骤之后，采用氮等离子体处理沉积得到的张应力氮化硅膜； 重复进行所述沉积步骤和处理步骤，直至获得期望厚度的张应力氮化硅膜； 图案化具有期望厚度的张应力氮化硅膜，从而获得所述张应力层。
4.根据权利要求3所述的方法，其特征在于，在所述沉积步骤中，采用PECVD工艺进行沉积，所述一定厚度的张应力氮化硅膜的厚度为10-1000埃，优选为30埃。
5.根据权利要求3所述的方法，其特征在于，所述处理步骤中的氮等离子体处理采用N2等离子体。
6.根据权利要求1所述的方法，其特征在于，在所述PMOS晶体管之上沉积压应力层具体包括: 全面沉积压应力氮化硅膜，用图案化的光刻胶层保护位于所述PMOS晶体管的所述压应力氮化硅膜，去除位于所述NMOS晶体管的所述压应力氮化硅膜，然后去除光刻胶层。
7.根据权利要求1所述的方法，其特征在于，所述介质层为TEOS层。
【文档编号】H01L21/8238GK103855092SQ201210497474
【公开日】2014年6月11日 申请日期:2012年11月28日 优先权日:2012年11月28日
【发明者】秦长亮, 王桂磊, 洪培真, 尹海洲, 殷华湘, 赵超 申请人:中国科学院微电子研究所