用于在分层的半导体结构中形成竖直导电连接的方法
【专利摘要】本发明提供了一种用于在分层的半导体结构（1）中形成竖直导电连接（50）的方法，包括以下步骤：-设置（100）分层的半导体结构（1），所述分层的半导体结构（1）包括：-支持衬底（20），所述支持衬底（20）包括第一表面（22）和第二表面（24），-绝缘层（30），所述绝缘层（30）覆盖支持衬底（20）的第一表面（22），以及-至少一个器件结构（40），所述至少一个器件结构（40）形成在所述绝缘层（30）中；以及-从所述支持衬底（20）的第二表面向上到器件结构（40）钻孔出通孔（50），以便暴露所述器件结构（40）（300）。其特征在于，绝缘层的钻孔（300）至少通过湿法蚀刻（320）来进行。
【专利说明】用于在分层的半导体结构中形成竖直导电连接的方法
【技术领域】
[0001]本发明总体上涉及一种用于在分层的半导体结构中制造横向导电连接的方法。
[0002]更具体而言，本发明涉及一种在集成电路中的通孔的制造。
【背景技术】
[0003]本发明的主要应用属于微电子领域，用于通孔的金属化(特别地应用铜)(称为“穿透娃通孔(through-silicon vias)”(TSV)或“穿透晶片通孔(through-wafer vias)”或“穿透晶片互连(through-wafer interconnects)”,重点用于电子芯片(或模具)的三维(3D)集成，或垂直集成。此通孔具有范围在0.5 μ m至500 μ m之间的典型孔大小，最通常的为5 μ m至100 μ m之间；并且具有范围在10 μ m至750m之间的典型深度，最通常的为50 μ m至300 μ m之间。其也应用于电子产品的其他领域，其中包括通孔的衬底必须电绝缘并且覆盖有一层铜。在此上下文中能够涉及在印刷电路板(或印刷线板)之间的互连元件、无源元件(比如电感)、或在集成电路或微机电系统中的电磁元件、或用于光电池的金属化方案的形成。
[0004]当前的电子系统主要包括数个集成电路或组件，并且每个集成电路实现一个或多个功能。例如，计算机包括至少一个微处理器和数个记忆电路。每个集成电路通常对应于在其自己的封装中的电子芯片。集成电路焊接到或插入确保集成电路之间的连接的(例如)印刷电路板(PCB)中。
[0005]根据第一种方法，增加电子系统的功能密度的永久需求已经引出了所谓“片上系统”的概念，其在同一芯片上产生需要实现所有系统功能的所有的组件和电路单元，而不使用印刷电路支持。在实践中，由于逻辑与记忆电路的制造方法(例如)彼此差异非常显著，因此获得高性能片上系统仍然是非常困难的。因此，片上系统的方法需要对同一芯片上产生的各种功能的性能进行折中的认可。此外，这些芯片的大小以及其生产效率达到其经济可行性的极限。
[0006]第二种方法在于在同一个封装中形成确保数个集成电路的互连的模块，其可以形成在同一半导体衬底或在不同衬底上。因此获得的封装或者多芯片模块(MCM)或系统封装(System-1n-Package) (SiP)或系统级封装(System-On-a-Package) (SOP),从而采用单个组件的形式。这种MCM方法可以获得更高的互连密度，并因此获得比传统的PCB方法更好的性能。但是该方法不从根本上区别于PCB方法。除了封装的体积和重量，MCM的性能仍然受到与来自衬底的连接的长度相关，并且与将衬底或芯片连接到封装管脚的焊线相关的电磁干扰的限制。
[0007]第三种方法，被称为三维(3D)集成或竖直集成，其实际特征为芯片堆叠并且通过钻孔穿透芯片的材料，导电连接芯片的顶部表面与底部表面的竖直互连而彼此连接。因此，获得的堆叠包括数个层或有源组件的层或芯片，并且构成3D集成电路(或3D IC)。
[0008]3D集成的好处基于以下几点:
[0009](I)改善性能，例如降低传播时间和耗散功率，提高与功能单元之间的加速的通信相关联的系统的操作速度，增加每个功能单元的带宽，增加抗干扰性；
[0010](2)提高成本效益，例如，增加集成密度，由于最适应于每个功能单元的电子芯片技术的应用而提闻生广效率，提闻可罪性；以及
[0011](3)通过堆叠异构技术(或协整(co-1ntegration))生产高度集成的系统的可能性，也即，采用不同的材料和/或不同的功能组件。
[0012]因此，3D集成当前构成了对在性能、功能多样化和生产成本方面达到其极限的传统方法的必不可少的替代。例如，在A.W、Topol等人的“Three-dimensional integratedcircuits”，IBM 期刊 Res.&Dev.，2006 年 7 月 /9 月 4/5 日，50，491-506 号中，已经描述了 3D集成的基础和优势。
[0013]在例如键合的堆叠之后，可以通过引线键合或倒装芯片连接将芯片单独连接至封装的管脚。通常采用TSV进行芯片之间的互连。
[0014]具体而言，对于3D集成电路的生产必要的基本技术包括减薄硅晶片、校正层、键合层，以及在每一层内蚀刻并金属化TSV。
[0015]可以在形成TSV之前进行硅晶片的减薄(例如，US7060624、US7148565)。
[0016]作为选择，可以在减薄硅晶片之前进行通孔的蚀刻和金属化(例如，US7060624、US7101792)。在该情况下，在晶片的一侧上的硅中蚀刻闭合通孔或盲通孔到所需的深度，然后在减薄硅晶片之前从另一侧对闭合通孔或盲通孔整个金属化，从而暴露金属化的掩埋的端部，因此获得穿透硅通孔。
[0017]铜的良好的导电性和其高抗电迁移性，也即，在电流密度的作用下铜原子迁移的低趋势，其可以是失效的重要原因，使得铜特别地成为对于通孔的金属化的供选择的材料。
[0018]三维集成电路的通孔通常由类似于在微电子领域应用的用于形成用于互连集成电路的元件“波纹法”的方式制成，根据一系列的步骤包括:
[0019]-在硅晶片中或穿透硅晶片，并且如果必要的话，穿透后段制程(Back-End-Of-Line) (BEOL)堆叠(例如，对于通过后通孔结构(via-last structure))来进行通孔的蚀刻；
[0020]-绝缘介电层或衬垫的沉积；
[0021]-阻挡层的沉积，用于防止铜的迁移或扩散；
[0022]-可选的种层沉积，以便在所选择的阻挡材料具有非常低的导电率的情况下，提高铜的电沉积；
[0023]-通过铜的电沉积来填充通孔；以及
[0024]-通过化学-机械抛光从晶片表面去除多余的铜和阻挡。
[0025]如上所述，本发明更特别地致力于“后通孔结构”的制造，也即，在BEOL步骤之后，通过相对于“先通孔(via first)”(其在前段制程(front-end-of-line) (FEOL)步骤之前形成)和“中间通孔(via middle)”(其在FEOL步骤之后形成，但在BEOL步骤之前形成)，在集成电路中形成的TSV。
[0026]“先通孔”方法包括在任何其他电路的制造发生之前在衬底中形成TSV。将通孔的图案蚀刻或钻孔到基础衬底中的一部分深度。然后，用绝缘层和导电材料填充通孔，并且随后进行电路制造。然后，可以将一个或多个模具键合到TSV。包括TSV的衬底的背面被磨碎以便暴露TSV。已暴露的TSV的金属化使得能够进行多层结构的封装。[0027]在“后通孔”方法中，在形成TSV之前进行电路制造和可选择的晶片减薄。该电路包括会作为TSV的联接点的互连导电衬垫。通过或者透过衬底的深度对导电衬垫进行蚀刻或钻孔，或者从衬底的背面蚀刻或钻孔到导电衬垫来产生TSV。然后，用绝缘层和导电材料填充TSV。将衬底的背面被金属化以便能够进行多层结构的封装。
[0028]不同种类的TSV之间的区别对本领域技术人员是众所周知的，因此此处不会进一步讨论。然而，可以参考 Ph.Garrou 等人的“Handbook of3D Integration !Technology andApplications of3D Integrated Circuits”，WILEY-VCH, 2009,以便获得额外的信息。
[0029]通常，根据以下步骤形成后通孔TSV:
[0030]-设置分层的半导体结构，所述分层的半导体结构包括:
[0031]支持衬底，其包括第一表面和背表面，
[0032]至少一个绝缘层，其覆盖支持衬底的第一表面；最常见的是应用不同材料的绝缘层的堆叠；以及
[0033]形成在绝缘层内的至少一个导电衬垫；以及
[0034]-从支持衬底的背表面钻出通孔。
[0035]通常通过干法蚀刻来形成钻孔，以便获得对通孔的直壁，从而便于获得通孔与绝缘层的均匀涂层。
[0036]然而，由于必须蚀刻不同的材料(通常为第一绝缘层、晶片硅体以及上面所描述的分层半导体结构)，因此必须以预先确定的顺序应用不同的方法和工具。该方法的局限性关联到在正确的时刻停止处理的难度，也即完全移除所需的材料而不破坏金属衬垫，并且避免其导电材料(通常为铜)的反溅射，也即，朝向通孔的壁的导电材料的喷射，由于有害的铜离子的扩散进入硅体，因此该喷射能够在之后导致在有源器件连接处的短路。
[0037]由于干法蚀刻为在集成电路中迅速获得直通孔的简单和常见的方式，因此尽管具有上述缺点，干法蚀刻仍然优于其他已知的技术。
[0038]然后，通过现有技术(比如沉积)在通孔壁上涂覆绝缘薄膜。然而，这些方法也涂覆导电衬垫和现有的绝缘层，从而至少从导电衬垫去除绝缘薄膜的额外步骤变得必要，以使组件能够连接。
[0039]因此需要一种克服上述缺点的方法。
【发明内容】
[0040]本发明的目标为提供一种用于在分层的半导体结构中精确地形成较好的穿透导电连接的方法，该方法避免反溅射并且在数个步骤中保证了器件结构的暴露。
[0041]为此，本发明提供了用于在分层的半导体结构中形成竖直导电连接的方法，包括以下步骤:
[0042]-设置分层的半导体结构，所述分层的半导体结构包括:
[0043]-包括第一表面和第二表面(24)的支持衬底，
[0044]-覆盖所述支持衬底的第一表面的绝缘层，以及
[0045]-形成在所述绝缘层中的至少一个器件结构；以及
[0046]-从所述支持衬底(20)的第二表面向上到器件结构钻出通孔，以便暴露所述器件结构；[0047]其特征在于，绝缘层的钻孔至少部分地通过湿法蚀刻进行。
[0048]本发明的一些优选的但为非限制性的方面如下:
[0049]*在预定的时间期间执行湿法蚀刻，所述预定的时间取决于绝缘层的材料、蚀刻剂以及待钻孔的绝缘层的厚度；
[0050]*应用含有氢氟酸且选择性地含有甘油的溶液进行湿法蚀刻；
[0051 ] *蚀刻剂含有体积在0.5%和50%之间的氢氟酸，优选地为1.35%。
[0052]*蚀刻剂进一步含有体积在0.5%和50%之间的甘油，优选地为1.35% ；
[0053]*所述方法进一步包括在所述湿法蚀刻步骤(320)之前的预先润湿步骤，其中将分层的半导体结构浸入水中；
[0054]*在所述湿法蚀刻步骤之后的清洗步骤，其中用水清洗所述分层的半导体结构；
[0055]*所述方法进一步包括在所述湿法蚀刻步骤之后的真空步骤，其中将所述分层的半导体结构放至受控制的真空；
[0056]*在真空步骤期间将所述分层的半导体结构浸入水中；
[0057]*所述方法进一步包括在所述湿法蚀刻步骤之前的消除步骤，其中对所述支持衬底进行减薄；
[0058]*所述方法进一步包括在所述湿法蚀刻步骤之前的预先钻孔步骤，其中从所述第二表面向上至少到所述绝缘层形成预先通孔；以及
[0059]*通过干法蚀刻、湿法蚀刻或反应离子蚀刻形成所述预先通孔。
[0060]根据第二方面，本发明提供了用于在分层的半导体结构中制造竖直连接的方法，包括以下步骤:
[0061]-根据上述方法，在所述分层的半导体结构中形成竖直连接，以及
[0062]-通过使所述竖直连接的表面与液体溶液接触，用绝缘薄膜湿法涂覆所述竖直连接。
[0063]本发明的优选但为非限制性的方面如下:
[0064]*湿法涂覆溶液包括:
[0065]-质子性溶剂；
[0066]-至少一种重氮化合物盐；
[0067]-至少一种单分子物质，其为链式可聚合物并且溶于所述质子性溶剂；
[0068]-至少一种酸，其具有足够的量以通过将所述溶液的pH值调节至小于7(优选地小于2.5)来稳定所述重氮化合物盐；以及
[0069]根据电位-(potentio-)或流电-(galvano-)脉冲模式,使所述竖直连接的表面极化持续足够的时间，以便形成具有至少60纳米厚度的薄膜，且优选地在80纳米和500纳米之间；
[0070]*所述方法进一步包括铜扩散阻挡的制备，通过:
[0071]a)在绝缘薄膜的表面，通过湿法处理形成有机薄膜，所述有机薄膜包括金属或金属合金(特别是镍或钴)的粒子，尤其是纳米粒子；
[0072]b)使由此形成的薄膜接触液体溶液，所述液体溶液含有至少一种金属盐，优选地与纳入所述有机薄膜的金属性质相同，稳定剂以及至少一种还原剂，所述还原剂在条件下能够形成具有至少IOOnm厚度的金属薄膜；[0073]*所述方法进一步包括铜扩散阻挡的制备(500)，通过:
[0074]1、用溶液活化绝缘层的表面，所述溶液含有:
[0075]i)活化剂，所述活化剂由从一种或几种钯络合物组成，选自:
[0076] 具有公式(1)的钯络合物:
[0077]
【权利要求】
1.一种用于在分层的半导体结构(I)中形成竖直导电连接(50)的方法，包括以下步骤: -设置分层的半导体结构(I) (100)，所述分层的半导体结构(I)包括: -支持衬底(20 )，所述支持衬底(20 )包括第一表面(22 )和第二表面(24 )， -绝缘层(30 )，所述绝缘层(30 )覆盖所述支持衬底(20 )的第一表面(22 )，以及 -至少一个器件结构(40)，所述至少一个器件结构(40)形成在所述绝缘层(30)中；以及 -从所述支持衬底(20)的第二表面向上到所述器件结构(40)钻出通孔(50) (300)，以便暴露所述器件结构(40)； 其特征在于，所述绝缘层的钻孔(300)至少部分地通过湿法蚀刻(320)来进行。
2.根据权利要求1所述的方法，其中，在预定的时间期间进行湿法蚀刻(320)，所述预定的时间取决于所述绝缘层(30)的材料、蚀刻剂以及待钻孔的绝缘层(30)的厚度。
3.根据权利要求1或2所述的方法，其中，应用含有氢氟酸，且选择性地含有甘油的溶液来进行湿法蚀刻(320)。
4.根据权利要求3所述的方法，其中，蚀刻剂含有体积在0.5%和50%之间的氢氟酸，优选地为1.35%。
5.根据权利要求3或4所述的方法，其中，蚀刻剂进一步含有体积在0.5%和50%之间的甘油，优选地为1.35%。`
6.根据权利要求1至5中任一项所述的方法，进一步包括在湿法蚀刻步骤(320)之前的预先润湿步骤(322)，其中将所述分层的半导体结构(I)浸入水中。
7.根据权利要求1至6中任一项所述的方法，进一步包括在所述湿法蚀刻步骤(320)之后的清洗步骤(324)，其中用水清洗所述分层的半导体结构(I)。
8.根据权利要求1至7中任一项所述的方法，进一步包括在所述湿法蚀刻步骤(320)之后的真空步骤(326、328)，其中将所述分层的半导体结构(I)放至受控制的真空(328)。
9.根据权利要求8所述的方法，其中在所述真空步骤(326、328)期间将所述分层的半导体结构(I)浸入水中(326)。
10.根据权利要求1至9中任一项所述的方法，进一步包括在所述湿法蚀刻步骤(320)之前的消除步骤(310)，其中对所述支持衬底(20)进行减薄。
11.根据权利要求1至10中任一项所述的方法，进一步包括在所述湿法蚀刻步骤(320)之前的预先钻孔步骤(310)，其中从所述第二表面(24)向上至少到所述绝缘层(30)形成预先通孔(52)。
12.根据权利要求11所述的方法，其中通过干法蚀刻、湿法蚀刻或反应离子蚀刻来形成所述预先通孔(52)。
13.一种用于在分层的半导体结构(I)中制造竖直连接(50)的方法，包括以下步骤: -根据权利要求1至12中任一项所述的方法，在所述分层的半导体结构中形成竖直连接(50)，以及 -通过使所述竖直连接(50 )的表面与液体溶液接触，用绝缘薄膜(60 )湿法涂覆所述竖直连接(50) (400)。
14.根据权利要求13所述的方法，其中所述溶液包括:-质子性溶剂； -至少一种重氮化合物盐； -至少一种单分子物质，其为链式可聚合物并且溶于所述质子性溶剂； -至少一种酸，其具有足够的量以通过将所述溶液的PH值调节至小于7来稳定所述重氮化合物盐，优选地小于2.5 ;以及 其中，根据电位或流电脉冲模式，使所述竖直连接(50)的表面极化持续足够的时间，以便形成具有至少60纳米厚度的薄膜，且优选地在80纳米和500纳米之间。
15.根据权利要求13或14所述的方法，进一步包括铜扩散阻挡(70)的制备(500)，通过: a)在绝缘薄膜(60)的表面，通过湿法处理形成有机薄膜，所述有机薄膜包括金属或金属合金的粒子，尤其是纳米粒子，所述金属或金属合金特别是镍或钴； b)使由此形成的薄膜接触液体溶液，所述液体溶液含有至少一种金属盐，优选地与纳入所述有机薄膜的金属性质相同，稳定剂以及至少一种还原剂，所述还原剂在条件下能够形成具有至少IOOnm厚度的金属薄膜。
16.根据权利要求13或14所述的方法，进一步包括铜扩散阻挡(70)的制备(500)，通过: ，1、用溶液活化绝缘层的表面，所述溶液含有: i)活化剂，所述活化剂由选自以下项组成的组中的一种或几种钯络合物组成: 具有公式(I)的钯络合物:
17.根据权利要求15或16所述的方法，进一步包括铜种层(70)的制备(600)，通过: a)使铜扩散阻挡层的自由表面与液体溶液接触，所述液体溶液含有: -至少一种溶剂； -浓度在大约14和120mM之间的铜离子； -乙二胺; -乙二胺与铜的摩尔比率在1.80和2.03之间； 成分的pH在6.6和7.5之间； b)第二层的所述自由表面极化持续足够的时间以形成所述铜种层。
18.根据权利要求16或17所述的方法，进一步包括通过应用成分来电沉积铜进行竖直导电连接的金属化的步骤，所述成分包括: -铜离子，所述铜离子的浓度为45到1500mM，优选地为45到500mM，并且更优选地为100 到 300mM ； -用于铜的络合剂，包括组的至少一种成分，该组包括具有2到4个氨基基团的脂肪族聚胺类，所述用于铜的络合剂的浓度为45到3000mM，优选地为45到1500mM，并且更优选地为 300 到 900mM ； -铜与所述用于铜的络合剂的摩尔比率为0.1至5，优选地为0.1至1，并且更优选地为0.2 至 0.4 ; -亚硫基二乙酸，所述亚硫基二乙酸的浓度为I至500mg/L ;以及 -选择性地，缓冲体系，特别地为浓度为0.1到3M的硫酸氨。
19.一种分层的半导体结构(1)，包括: -支持衬底(20 )，所述支持衬底(20 )包括第一表面(22 )和第二表面(24 )， -绝缘层(30 )，所述绝缘层(30 )覆盖支持衬底(20 )的第一表面(22 )， -至少一个器件结构(40)，所述器件结构(40)形成在所述绝缘层(30)中；以及-至少一个竖直连接(50)，所述竖直连接(50)从所述支持衬底(20)的第二表面(24)向上延伸到所述器件结构(40 )，其特征在于，所述竖直连接(50)包括底切(U)，所述底切(U)在根据权利要求1至12中任一项能获得的所述支持衬底(30)的第一表面(22)的附近。
20.根据权利要求19所述的分层的半导体结构(I)，进一步包括，应用在所述支持衬底(30)的附近的竖直连接的壁上的至少一个绝缘薄膜(60)，其中所述绝缘层(60)具有均匀的厚度并且特定地通过权利要求13或14的方法获得。
21.根据权利要求20所述的分层的半导体结构(I)，进一步包括，在所述绝缘层(60)和所述竖直连接(50)的壁上的铜扩散阻挡(70)，其中所述铜扩散阻挡(70)具有均匀的厚度并且特定地通过权利要求15或16的方法获得。
22.根据权利要求20所述的分层的半导体结构(I)，进一步包括，在所述铜扩散阻挡(70)上的铜种层(80)，其中所述铜种层(80)具有均匀的厚度并且特定地通过权利要求17的方法获得。
【文档编号】H01L21/768GK103582942SQ201280025014
【公开日】2014年2月12日 申请日期:2012年5月22日 优先权日:2011年5月23日
【发明者】D·苏尔, V·梅韦莱克 申请人:阿西莫公司