薄膜晶体管及其制造方法与流程

本发明是有关于一种晶体管，且特别是有关于一种薄膜晶体管。

背景技术：
在半导体元件制造领域当中，数字电路集成化的成功使得电子及资讯业的进展一日千里；近年来，更将此数字技术扩展至一些模拟的领域之中。传统上，半导体集成电路中仅具有单一介电层，然而随着集成电路的设计日趋复杂，单一介电层已经不符合新一代集成电路的需要。在传统方法中，制造高压元件时，需培养较厚的栅极氧化层才能承受高压的工作环境。在传统的薄膜晶体管设计当中，可以使栅极与源/漏极电极部分重叠或是分隔而不重叠。倘若在设计上使这些电极分离而不重叠，在蚀刻的过程当中可能会因对位不良而产生均匀性不佳的问题，影响薄膜晶体管的电性均匀性，也会因为最小解析度限制而影响栅极的线宽。另一方面，倘若让薄膜晶体管的源极与栅极、漏极与栅极产生重叠，虽然可以避免光电流问题，然而，相互重叠的电极将会产生杂散电容，影响晶体管的操作速度；加上薄膜晶体管的部分材料层需要连续成膜，倘若需要增加介电层的厚度来降低杂散电容，则会因为介电层厚度增加而使导通电流量减少，影响晶体管的工作效能。

技术实现要素：
因此，本发明的一方面提供一种薄膜晶体管，通过调整电极与电极之间的介电层厚度，或是通过调整介电层的介电系数来降低杂散电容，同时仍然能够维持薄膜晶体管的导通电流量，加快薄膜晶体管的操作速度。依据本发明一实施例，薄膜晶体管含有一基板、一漏极与源极电极层、一半导体层与一第一介电层、一第二介电层、一栅极电极层、一保护钝化层以及一像素电极层。漏极与源极电极层位于基板上，其中漏极与源极电极层划分为一漏极区域以及一源极区域；半导体层与第一介电层位于漏极与源极电极层上，其中此第一介电层的厚度具有上限；第二介电层位于半导体层与第一介电层之上，其中第二介电层的厚度具有下限；栅极电极层位于第二介电层之上；保护钝化层位于栅极电极层之上，像素电极层则位于保护钝化层之上。本发明的另一方面提供一种薄膜晶体管的制作方法，此方法是调整电极与电极之间的介电层厚度，或是调整介电层的介电系数来降低杂散电容，与此同时仍然保有薄膜晶体管的原始导通电流量值，同时加快薄膜晶体管的操作速度。依据本发明另一实施例，薄膜晶体管制造方法首先提供一基板，于基板上形成一漏极与源极电极层，并将漏极与源极电极层划分为一漏极区域以及一源极区域；然后于漏极与源极电极层上形成一半导体层与一第一介电层，其中是使第一介电层的厚度小于等于一第一厚度标准值；接着于半导体层与第一介电层上形成一第二介电层，其中是使第二介电层的厚度大于等于一第二厚度标准值；再于该第二介电层上依序形成一栅极电极层、一保护钝化层以及一像素电极层。以上实施例的薄膜晶体管及其制造方法，通过调整电极与电极之间的介电层厚度或是介电层的介电系数，来减少杂散电容，增加薄膜晶体管的操作速度。附图说明为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：图1是绘示本发明一实施方式薄膜晶体管制造方法的流程图；图2A至图2F是绘示本发明一实施方式薄膜晶体管的制作流程剖面图。【主要元件符号说明】101~113︰步骤200︰薄膜晶体管201︰基板203︰漏极与源极电极层203a：源极区域203b：漏极区域205︰半导体层207︰第一介电层209︰第二介电层211︰栅极电极层213︰保护钝化层215︰像素电极层219︰接触窗具体实施方式以下实施例的薄膜晶体管及其制造方法，通过调整电极与电极之间的介电层(Gateinsulator)的厚度或是介电系数，来减少杂散电容，增加薄膜晶体管的操作速度。请同时参照图1以及图2A至图2F，其是绘示本发明一实施方式薄膜晶体管制造方法的流程图以及薄膜晶体管的制作流程剖面图。薄膜晶体管制造方法首先提供一基板201(步骤101)，于基板201上形成漏极与源极电极层203，并将漏极与源极电极层203划分为漏极区域203b以及源极区域203a(步骤103)，使漏极区域203b与源极区域203a位于同一平面上，减少因栅极电极蚀刻制程对位不准确，使材料层偏移所导致的不均匀性。接着，于漏极与源极电极层203上形成半导体层205与第一介电层207(步骤105)，其中是使第一介电层207的厚度小于等于第一厚度标准值。详细来说，可以使第一介电层207的厚度小于等于第一厚度标准值3000(埃，10-10)，也可以使第一介电层207的厚度范围介于大于等于500至小于等于3000之间。在步骤105的后，接着于半导体层205与第一介电层207上形成第二介电层209(步骤107)，其中是使第二介电层209的厚度大于等于第二厚度标准值。举例来说，可以使第二介电层209的厚度大于等于第二厚度标准值1500，也可以使第二介电层209的厚度介于大于等于1500至小于等于2um之间。在本发明此一实施例当中，通常都会使第一介电层207的厚度小于第二介电层209的厚度，其中，第一介电层207的厚度尽量减少至可施行范围来增加导通电流，或使用高介电系数材质，例如氮硅化合物SiNx、氧硅化合物SiOx，来增加导通电流，第二介电层209则增加厚度至可施行范围，或使用更低介电系数材质，例如有机材料以及树脂，来减少栅极、源极之间，以及栅极、漏极之间的杂散电容。在形成第二介电层209后，接着于第二介电层209上依序堆叠形成栅极电极层211、保护钝化层(Passivationlayer)213，以及像素电极层215，其中可使漏极区域203b、源极区域203a与栅极电极层211所在区域部分重叠(Overlap)，以避免半导体结构受光照射产生电流，引发光电流问题。综合来说，此一实施例的薄膜晶体管制造方法，利用六道微影蚀刻制程(Mask)，也就是步骤103至步骤113，分别形成薄膜晶体管的各结构层，来制造出此薄膜晶体管。请再次参照图2F，其是绘示本发明一实施方式薄膜晶体管的剖面图。薄膜晶体管200主要含有基板201、漏极与源极电极层203、半导体层205、第一介电层207、第二介电层209、栅极电极层211、保护钝化层213，以及像素电极层215。漏极与源极电极层203位于基板201上，其中漏极与源极电极层203划分为源极区域203a以及漏极区域203b，源极区域203a与漏极区域203b之间存在一接触窗219但两者仍然位于同一平面上，来减少电极蚀刻制程错位所导致均匀性不佳的问题。半导体层205与第一介电层207位于漏极与源极电极层203上，可以选择多晶硅来制作此半导体层205。半导体层205与第一介电层207会填满接触窗219；其中第一介电层207的厚度具有上限，例如，第一介电层的厚度可小于等于3000或是介于大于等于500至小于等于3000之间。第二介电层209位于半导体层205与第一介电层207之上，其主要为一低介电系数层，例如有机材料与树脂，使第二介电层209的介电系数低于第一介电层207的介电系数，其中此第二介电层209的厚度具有下限，例如，第二介电层209的厚度可大于等于1500，或是介于大于等于1500至小于等于2um之间，使第一介电层207的厚度小于第二介电层209的厚度。除此之外，第二介电层209的厚度可以随需要而具有变化，例如，第二介电层209可以具有两种不同的厚度，也就是图2F当中的厚度A与厚度B，来适应薄膜晶体管的结构。栅极电极层211位于第二介电层209之上，其中源极区域203a、漏极区域203b与栅极电极层211所在区域部分重叠，保护钝化层213位于栅极电极层211之上，最后，像素电极层215位于保护钝化层213之上。在此一实施例当中，漏极与源极电极层203、半导体层205、第一介电层207、第二介电层209、保护钝化层213，以及像素电极层215形成一上栅极结构(Topgate)。在此一实施例当中，可以选择单独对第二介电层209的厚度进行加厚来降低杂散电容的影响，也可以一并选择低介电系数材料来形成第二介电层209，例如有机材料、树脂等，来进一步降低杂散电容的影响。以上实施例的薄膜晶体管及其制造方法，通过增厚电极与电极之间的第二介电层厚度，或是以低介电系数材料来制作第二介电层，以减少杂散电容，增加薄膜晶体管的操作速度；同时采用较薄的第一介电层，避免降低晶体管的导通电流。虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何在本发明所属技术领域当中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。