专利名称：氮化物基异质结半导体器件及其制造方法
技术领域：
本发明构思涉及能够减小肖特基结区域中的漏电流的氮化物基异质结半导体器件及其制造方法。
背景技术：
随着信息与通信产业的快速发展，对例如个人移动通信、宽带通信、军事雷达等的无线通信技术的需求逐渐增加。因此，对具有高水平信息处理技术的高输出及高频率器件的需求日益增长。可以用于功率放大器的氮化镓(GaN)材料可适用于高输出及高频率器件，这是因为在与诸如硅(Si)材料和砷化镓(GaAs)材料的传统使用的材料进行比较时，GaN材料具有相对较大的能带隙、相对较高的热导率等特性。例如氮化铝镓(AlGaN) /GaN异质结场效应晶体管之类的半导体器件在结界面处具有高频带不连续性，并且会在界面中释放高密度的电子。因此，电子迁移率会增力口。然而，由于在AlGaN层与GaN层之间存在晶格常数和热膨胀系数方面的差异，所以在AlGaN层的表面上会产生缺陷。当在AlGaN层中包括大量Al时，缺陷的密度会增加并且在AlGaN层的表面会包含氧原子。在这种情况下，在肖特基结工艺中会出现费米能级钉扎(Ferm1-Level -Pinning)效应。因此，当施加反向电压时，由于费米能级钉扎效应，在与肖特基结区域相对应的AlGaN层的表面会发生隧道电流，并且漏电流会流动。
发明内容
本发明构思的一个方面涉及通过在氮化镓(GaN)层上形成肖特基电极而能够减小肖特基结区域中的漏电流的氮化物基异质结半导体器件及其制造方法。本发明构思的一个方面涵盖一种氮化物基异质结半导体器件，其包括:GaN层，其布置在衬底上；铝(八1)掺杂GaN层，其布置在所述GaN层上；肖特基电极，其布置在所述Al掺杂GaN层上的第一区域中；AlGaN层，其布置在所述Al掺杂GaN层上的第二区域中；以及欧姆电极，其布置在所述AlGaN层上。所述第一区域可以不同于所述第二区域。该半导体器件还可以包括无掺杂GaN层，其形成在所述Al掺杂GaN层上。所述Al掺杂GaN层中的Al含量可以在0.3%至0.6%的范围内。所述Al掺杂GaN层和无掺杂GaN层各自的厚度可以在0.1微米(μ m)至1.0 μ m的范围内。本发明构思的另一个方面涉及一种制造氮化物基异质结半导体器件的方法。该方法包括:在衬底上生长GaN层；在所述GaN层上生长Al掺杂GaN层；在所述Al掺杂GaN层上的第一区域中形成绝缘层；在所述Al掺杂GaN层上的第二区域中生长AlGaN层，所述第二区域可以不同于所述第一区域；去除所述绝缘层以暴露所述Al掺杂GaN层上的所述第一区域；在通过所述第一区域而暴露的区域中的所述Al掺杂GaN层上形成肖特基电极；在所述AlGaN层上形成欧姆电极。该方法还可以包括在所述Al掺杂GaN层上形成无掺杂的GaN层。所述GaN层的生长可以包括通过以下方式来形成半绝缘GaN层:首先在低温下在所述衬底上生长GaN材料，其次在高温下生长所述GaN材料。本发明构思的又一个方面涵盖一种制造氮化物基异质结半导体器件的方法。该方法包括:在衬底上生长氮化镓(GaN)层；在所述GaN层上生长铝(Al)掺杂的GaN层；在所述Al掺杂GaN层上的第一区域中形成肖特基电极；在所述Al掺杂GaN层上的第二区域中生长AlGaN层，所述第二区域可以不同于所述第一区域；在所述AlGaN层上形成欧姆电极。该方法还可以包括在所述Al掺杂GaN层上生长无掺杂GaN层。所述GaN层的生长可以包括通过以下方式来形成半绝缘GaN层:首先在低温下在所述衬底上生长GaN材料，其次在高温下生长所述GaN材料。
通过对如附图中所示的本发明构思的各实施例的更加具体的描述，本发明构思的上述和其他特征将显而易见，在附图中相同的参考标记自始至终指示相同或相似的部分。这些附图不一定按比例绘制，而是将重点放在示出本发明构思的实施例的原理。在附图中，为清楚起见可以夸大层和区域的厚度。图1是示出根据本发明构思的一个实施例的氮化物基异质结半导体器件的结构的剖面图。图2是示出根据本发明构思的另一个实施例的氮化物基异质结半导体器件的结构的剖面图。图3至图6是示出根据本发明构思的一个实施例的氮化物基异质结半导体器件的制造方法的剖面图。
具体实施例方式下面将参考附图来详细说明本发明构思的示例。然而，本发明构思的示例可以按不同形式具体实现并且不应理解为限于本文中阐述的示例。在整个说明书中相同的参考标记指示相同的元件。当确定涉及到相关已知的功能或配置的详细描述在本发明构思的描述中可能会使本发明构思的目的不必要的含糊不清时，这样的详细的描述将被省略。此外，本文中使用的术语被限定为适当地描述本发明构思的示例实施例，并因此根据使用者、用户的意图、或习惯而是可以改变的。于是，要基于下面的本说明书的整个描述来定义这些术语。在本发明构思的实施例的描述中，应当理解的是，当一个层被称为在另一个层或衬底之上时，其可以直接在另一个层或衬底上，或者也可以存在中间层。图1是示出根据本发明构思的一个实施例的氮化物基异质结半导体器件100的结构的剖面图。半导体器件100可以是氮化物基异质结肖特基二极管，其包括衬底110、缓冲层120、氮化镓(GaN)层130、铝(Al)掺杂GaN层140、AlGaN层150、肖特基电极160、以及欧姆电极170。缓冲层120可以形成在衬底110上。虽然衬底110可以是蓝宝石衬底，但不限于此。这里，衬底110可以是用于生长氮化物的衬底，例如，碳化硅(SiC)衬底、氮化物衬底等。缓冲层120可以是在低温下生长的AlN基氮化物层或GaN基氮化物层。GaN层130可以形成在缓冲层120上。GaN层130可以是半绝缘高电阻GaN层。GaN层130可以在低温下生长并且可以在高温下生长。例如，GaN层130可以首先在800°C至950°C范围的温度下生长以获得高电阻，然后其次可以在增加到1000°C至1100°C范围的温度下生长，在该温度下可以生长单晶。Al掺杂GaN层140可以形成在GaN层130上。Al惨杂GaN层140可以提闻可结晶性，并且可以提闻肖特基_■极管的电学特性。BP, Al掺杂GaN层140可以使用掺杂的Al来使作为缺陷而存在的镓(Ga)空位钝化,从而抑制二维或三维位错的生长。因此，Al掺杂GaN层140可以具有优秀的可结晶性。于是，Al掺杂GaN层140可以防止GaN层130具有低可结晶性。这可以实现优秀的晶体生长。这里，要掺杂的Al的含量可以不超过1%。为了充分提高可结晶性，要掺杂的Al的理想的含量可以在0.1%至1%的范围内，要掺杂的Al的更理想的含量可以在0.3%至0.6%的范围内，并且要掺杂的Al的最理想的含量可以约为0.45%。Al掺杂GaN层140可以具有0.1至I微米(μ m)范围的厚度。当Al掺杂GaN层140具有小于0.1 μ m的厚度时，不太可能有足够的生长并且不可能取得可结晶性改善的效果。当Al掺杂GaN层140具有大于I μ m的厚度时，在可结晶性改善的效果变得几乎饱和时会发生元件尺寸的增加。Al掺杂GaN层140可以具有第一区域Rl和第二区域R2。第一区域Rl可以对应于肖特基结区域，第二区域R 2可以对应于用于AlGaN层150的异质结区域。即，AlGaN层150可以形成在Al掺杂GaN层140的第二区域R2中。AlGaN层150可以提供欧姆结区域。另外，可以在AlGaN层150与Al掺杂GaN层140之间的界面处形成二维电子气(2-DEG)沟道层180。由于AlGaN层150可以仅形成在Al掺杂GaN层140的第二区域R2中，所以Al掺杂GaN层140可以被暴露。肖特基电极160可以接合到Al掺杂GaN层140的第一区域Rl以形成肖特基结。如图1所示，肖特基电极160可以形成在Al掺杂GaN层140上，而不是形成在AlGaN层150上，由此可以减小肖特基结区域中的漏电流。当与AlGaN层150进行比较时，Al掺杂GaN层140可以包括较低量的Al，从而具有相对较低的缺陷密度。如果缺陷密度高，则Al掺杂GaN层140会在表面上包含氧原子，并且在肖特基结工艺中会发生费米能级钉扎效应。然而，由于Al掺杂GaN层140可以具有相对较低的缺陷密度和优秀的可结晶性，所以费米能级钉扎效应不会发生。于是，当反向电压施加到肖特基电极160时，在与肖特基结区域相对应的Al掺杂GaN层140的第一区域Rl中可能不存在隧道电流，并且可以显著减小漏电流。欧姆电极170可以接合到AlGaN层150以形成欧姆结。在半导体器件100中，由于肖特基结区域可以包含在Al掺杂GaN层140中，所以可以稳定肖特基结区域的表面态，并且可以防止漏电流的发生。于是，可以提高半导体器件100的可靠性。图2是示出根据本发明构思的另一个实施例的氮化物基异质结半导体器件200的结构的剖面图。半导体器件200可以是常关型氮化物基异质结场效应晶体管，其包括衬底210、缓冲层220、GaN层230、Al掺杂GaN层240、无掺杂GaN层250、AlGaN层260、肖特基电极270、以及欧姆电极280。图2的半导体器件200中的除无掺杂GaN层250之外的各元件与图1的半导体器件100中包括的各元件相同。因此，为了简洁将省略重复描述。无掺杂GaN层250可以形成在Al掺杂GaN层240上并具有0.1 μ m至I μ m范围的厚度。与Al掺杂GaN层240类似，无掺杂GaN层250可以具有改善的可结晶性，并且可以提高半导体器件200的电学特性。无掺杂GaN层250可以具有比Al掺杂GaN层240的可结晶性更高的可结晶性。于是，在AlGaN层260与无掺杂GaN层250之间的界面处形成的2-DEG沟道层290处可以获得相对较高的电子迁移率。另外，无掺杂GaN层250可以防止在高温下操作半导体器件200时可能发生的电子迁移率的减小。如图1所示，在Al掺杂GaN层140与AlGaN层150之间的界面处形成的2-DEG沟道层180可能减小电子迁移率，这是因为在高温下掺杂的少量Al可以作为散射中心。然而，由于无掺杂GaN层250不包含Al，因此在与图1的2-DEG沟道层180进行比较时，2-DEG沟道层290可以具有较高的电子迁移率。虽然在图2中半导体器件200包括一对Al掺杂GaN层240和无掺杂GaN层250，但可以包括至少两对Al掺杂GaN层240和无掺杂GaN层250。Al掺杂GaN层240和无掺杂GaN层250可以具有第一区域Rl和第二区域R2。在半导体器件200中，可以区别第一区域Rl`和第二区域R2以便表示Al掺杂GaN层240和无掺杂GaN层250上的肖特基结区域和欧姆结区域。肖特基电极270可以形成在Al掺杂GaN层240上的第一区域Rl中，并且可以实质上接合到无掺杂GaN层250以形成肖特基结。当肖特基电极270形成在无掺杂GaN层250而不是形成在AlGaN层260上时，可以减小肖特基结区域中的漏电流。在与AlGaN层260进行比较时，由于Al掺杂GaN层240会包括较小量Al，所以缺陷密度可以相对较低。在形成于Al掺杂GaN层240上的无掺杂GaN层250上可以形成AlGaN层260。在这种情况下，AlGaN层260可以形成在第二区域R2中。当AlGaN层260仅形成在第二区域R2中时，可以通过第一区域Rl暴露无掺杂GaN层250。AlGaN层260可以通过第二区域R2接合到无掺杂GaN层250以形成异质结。AlGaN层260可以提供欧姆结区域。欧姆电极280可以接合到AlGaN层260以形成欧姆结。图3至图6是示出根据本发明构思的一个实施例的氮化物基异质结半导体器件的制造方法的剖面图。图3示出了在包括缓冲层320的衬底310上顺序地生长GaN层330和Al掺杂GaN层340以及形成绝缘层350的过程。
可以通过在500°C至550°C范围的低温下生长来形成缓冲层320，在衬底310上的AlN基氮化物层或GaN基氮化物层用于生长氮化物。衬底310例如可以是蓝宝石衬底、碳化硅(SiC)衬底、氮化物衬底等。在形成缓冲层320之后，可以通过调节晶粒尺寸在缓冲层320上形成作为深能级陷讲(deep-level trap)的镓(Ga)空位来生长GaN层330(其可以是例如半绝缘高电阻GaN层)。可以通过在衬底310上首先在低温下生长GaN材料然后其次在高温下生长GaN材料来形成GaN层330。可以通过掺杂Al而在GaN层330上形成Al掺杂的GaN层340。Al掺杂的GaN层340可以包括0.1%至1%范围的Al，并且可以具有0.Ιμπι至Iym范围的厚度。可以在Al掺杂GaN层340上的第一区域Rl中形成绝缘层350。具体地，可以通过在Al掺杂GaN层340的整个表面上淀积绝缘材料(例如，氧化硅(SiOx)、氮化硅(SiNx)等)并且仅对淀积在第二区域R2的绝缘材料进行蚀刻来形成绝缘层350。虽然在图3中没有单独示出，但是可以在形成绝缘层350之前在Al掺杂GaN层340上生长无掺杂GaN层。通过无掺杂GaN层，可以提高器件的可结晶性和电子迁移率。图4示出了在Al掺杂GaN层340上的第二区域R2中生长AlGaN层360的过程。可以在金属有机化学气相淀积(MOCVD)腔室内淀积例如图4所示的结构之后，使用再生长方法来生长AlGaN层360。在这种情况下，由于Al掺杂GaN层340上的第一区域Rl可以通过绝缘层350而得到保护，所以可以仅在第二区域R2中形成AlGaN层360。图5示出了去除绝缘层350的过程。通过蚀刻绝缘层350，可以暴露Al掺杂GaN层340上的第一区域R1。第一区域Rl可以对应于肖特基结区域。图6示出了通过形成 肖特基电极370和欧姆电极380来制造半导体器件300的过程。具体地，可以在图5的过程之后通过第一区域Rl暴露的Al掺杂GaN层340上形成肖特基电极370，并且可以在AlGaN层360上形成欧姆电极380。如图6所示，当肖特基电极370接合到具有相对较低缺陷密度的Al掺杂GaN层340以形成肖特基结时，与接合到AlGaN层360相比，可以减小肖特基结区域中的漏电流。根据示例实施例，通过在GaN层上形成肖特基电极，氮化物基异质结半导体器件及其制造方法可以减小肖特基结区域中发生的漏电流。虽然已示出和描述了本发明构思的几个示例实施例，但本发明构思不限于描述的示例实施例。相反，本领域技术人员应理解的是，在不背离本发明构思的原理以及精神的情况下可以对这些实施例进行改变，本发明构思的范围由权利要求及其等同物限定。
权利要求
1.一种氮化物基异质结半导体器件，包括: 氮化镓层，其布置在衬底上； 铝掺杂氮化镓层，其布置在所述氮化镓层上； 肖特基电极，其布置在所述铝掺杂氮化镓层上的第一区域中； 氮化铝镓层，其布置在所述铝掺杂氮化镓层上的第二区域中，所述第二区域不同于所述第一区域；以及 欧姆电极，其布置在所述氮化铝镓层上。
2.根据权利要求1所述的半导体器件，还包括: 无掺杂氮化镓层，其布置在所述铝掺杂氮化镓层上。
3.根据权利要求1所述的半导体器件，其中所述铝掺杂氮化镓层中的铝含量在0.3%至0.6%的范围内。
4.根据权利要求2所述的半导体器件，其中所述铝掺杂氮化镓层和所述无掺杂氮化镓层各自的厚度在0.1 μ m至1.0 μ m的范围内。
5.一种制造氮化物基异质结半导体器件的方法，所述方法包括步骤: 在衬底上生长氮化镓层； 在所述氮化镓层上生长铝掺杂氮化镓层； 在所述铝掺杂氮化镓层上的第一区域中形成绝缘层； 在所述铝掺杂氮化镓层上的第二区域中生长氮化铝镓层，所述第二区域不同于所述第一区域； 去除所述绝缘层以暴露所述铝掺杂氮化镓层上的所述第一区域； 在通过所述第一区域而暴露的区域中的所述铝掺杂氮化镓层上形成肖特基电极； 在所述氮化铝镓层上形成欧姆电极。
6.根据权利要求5所述的方法，还包括步骤: 在所述铝掺杂氮化镓层上生长无掺杂氮化镓层。
7.根据权利要求5所述的方法，其中生长所述氮化镓层的步骤包括步骤: 通过以下方式来形成半绝缘氮化镓层:首先在低温下在所述衬底上生长氮化镓材料，并且其次在高温下生长所述氮化镓材料。
8.—种制造氮化物基异质结半导体器件的方法，所述方法包括步骤: 在衬底上生长氮化镓层； 在所述氮化镓层上生长铝掺杂的氮化镓层； 在所述铝掺杂氮化镓层上的第一区域中形成肖特基电极； 在所述铝掺杂氮化镓层上的第二区域中生长氮化铝镓层，所述第二区域不同于所述第一区域；以及 在所述氮化铝镓层上形成欧姆电极。
9.根据权利要求8所述的方法，还包括步骤: 在所述铝掺杂氮化镓层上生长无掺杂氮化镓层。
10.根据权利要求8所述的方法，其中生长所述氮化镓层的步骤包括步骤: 通过以下方式来形成半绝缘氮化镓层:首先在低温下在所述衬底上生长氮化镓材料，并且其次在高温下生长 所述氮化镓材料。
全文摘要
本申请公开了一种氮化物基异质结半导体器件及其制造方法。所述氮化物基异质结半导体器件包括布置在衬底上的氮化镓层；布置在所述氮化镓层上的铝掺杂氮化镓层；布置在所述铝掺杂氮化镓层上的第一区域中的肖特基电极；布置在所述铝掺杂氮化镓层上的第二区域中的氮化铝镓层；以及布置在所述氮化铝镓层上的欧姆电极。所述第一区域不同于所述第二区域。
文档编号H01L21/28GK103247695SQ20131004420
公开日2013年8月14日 申请日期2013年2月4日 优先权日2012年2月6日
发明者李哉勋, 郑在现 申请人:三星电子株式会社