一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成具有沟槽的牺牲层；在所述沟槽中形成本征应力沟道层；在所述本征应力沟道层上依次形成栅极介电层和栅极材料层；去除所述牺牲层，以露出部分所述半导体衬底；在所述露出的半导体衬底上形成作为源/漏区的含硅材料层，并对所述含硅材料层进行掺杂。根据本发明，可以形成具有本征应力沟道层的MOS器件，以进一步提升所述MOS器件的沟道载流子迁移率。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种形成具有本征应力沟道层的MOS器件的方法。
【背景技术】
[0002]随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于所述器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此，采用在所述器件中形成超浅结和突变结的方法，可以改善核心器件的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制短沟道效应和提升MOS器件的性能之间找到更为合理的均衡点也是极负挑战性的任务。
[0003]为了克服上述难题，现有技术通过多种方法，例如预非晶化离子注入、应力技术等，来进一步提升MOS器件的性能。但是，这些方法存在一些不足之处，例如预非晶化离子注入并不能很好地控制MOS器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力于MOS器件的沟道区来提升其载流子迁移率的。上述不足之处进一步限制了在抑制短沟道效应和提升MOS器件的性能之间确定更优的均衡点的技术进步空间。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成具有沟槽的牺牲层；在所述沟槽中形成本征应力沟道层；在所述本征应力沟道层上依次形成栅极介电层和栅极材料层；去除所述牺牲层，以露出部分所述半导体衬底；在所述露出的半导体衬底上形成作为源/漏区的含硅材料层。
[0006]进一步，所述半导体衬底的构成材料为绝缘体上硅。
[0007]进一步，所述半导体衬底的表面晶向为〈110〉或〈100〉。
[0008]进一步，形成所述具有沟槽的牺牲层的工艺步骤包括:采用沉积工艺在所述半导体衬底上形成一牺牲层；在所述牺牲层上形成具有所述沟槽的图案的光刻胶层；采用蚀刻工艺在所述牺牲层中形成所述沟槽；采用灰化工艺去除所述光刻胶层。
[0009]进一步，所述牺牲层的构成材料包括氧化物或者氮化物。
[0010]进一步，所述本征应力沟道层由自下而上依次层叠的三层材料构成，其中，第一层的构成材料为掺杂碳、硼或磷的硅，第二层的构成材料为掺杂锗或锡的硅，第三层的构成材料为本征硅。
[0011 ] 进一步，采用选择性外延生长工艺形成所述本征应力沟道层。
[0012]进一步，所述栅极介电层包括氮氧化物层或者高k介电层。
[0013]进一步，对于PMOS而言，所述含硅材料层为锗硅层；对于NMOS而言，所述含硅材料层为碳硅层。 [0014]进一步，采用选择性外延生长工艺形成所述含硅材料层。[0015]进一步，还包括对所述含硅材料层进行掺杂的步骤。
[0016]进一步，采用离子注入工艺进行所述掺杂。
[0017]进一步，在外延生长形成所述含硅材料层时进行所述掺杂。
[0018]进一步，对于PMOS而言，所述掺杂的为磷离子；对于NMOS而言，所述掺杂的为硼离子。
[0019]进一步，所述掺杂的离子具有浓度梯度。
[0020]进一步，所述半导体器件为MOS器件。
[0021]本发明还提供一种半导体器件，包括:半导体衬底；形成在所述半导体衬底上的本征应力沟道层；依次形成在所述本征应力沟道层上的栅极介电层和栅极材料层；形成在所述本征应力沟道层两侧的作为源/漏区的含硅材料层。
[0022]进一步，所述本征应力沟道层由自下而上依次层叠的三层材料构成，其中，第一层的构成材料为掺杂碳、硼或磷的硅，第二层的构成材料为掺杂锗或锡的硅，第三层的构成材料为本征硅。
[0023]进一步，所述栅极介电层包括氮氧化物层或者高k介电层。
[0024]进一步， 对于PMOS而言，所述含硅材料层为锗硅层；对于NMOS而言，所述含硅材料层为碳硅层。
[0025]根据本发明，可以形成具有本征应力沟道层的MOS器件，以进一步提升所述MOS器件的沟道载流子迁移率。
【专利附图】
【附图说明】
[0026]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0027]附图中:
[0028]图1A-图1E为根据本发明示例性实施例的方法形成具有本征应力沟道层的MOS器件时依次实施各步骤所分别获得的器件的示意性剖面图；
[0029]图2为根据本发明示例性实施例的方法形成具有本征应力沟道层的MOS器件的流程图。
【具体实施方式】
[0030]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0031]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成具有本征应力沟道层的MOS器件的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0032]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0033][示例性实施例]
[0034]下面，参照图1A-图1E和图2来描述根据本发明示例性实施例的方法形成具有本征应力沟道层的MOS器件的主要步骤。
[0035]参照图1A-图1E，其中示出了根据本发明示例性实施例的方法形成具有本征应力沟道层的MOS器件时依次实施各步骤所分别获得的器件的示意性剖面图。
[0036]首先，如图1A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，所述半导体衬底100的构成材料为绝缘体上硅，其表面晶向为〈110〉、<100>或其它晶向。所述半导体衬底100中形成有各种阱(well)结构、隔离结构，为了简化，图示中予以省略。
[0037]接下来，在所述半导体衬底100上形成具有沟槽102的牺牲层101，所述沟槽102用于在其中形成本征应力沟道层。形成所述具有沟槽102的牺牲层101的工艺步骤包括:采用沉积工艺在所述半导体衬底100上形成一牺牲层，所述牺牲层的构成材料包括氧化物或者氮化物；在所述牺牲层上形成具有所述沟槽102的图案的光刻胶层；采用蚀刻工艺在所述牺牲层中形成所述沟槽102 ;采用灰化工艺去除所述光刻胶层。
[0038]接着，如图1B所示，在所述沟槽102中形成本征应力沟道层103。所述本征应力沟道层103由自下而上依次层叠的三层材料构成，其中，第一层103a的构成材料为掺杂碳、硼或磷的硅，第二层103b的构成材料为掺杂锗或锡的硅，第三层103c的构成材料为本征硅。形成所述本征应力沟道层103可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如选择性外延生长工 艺。
[0039]接着，如图1C所示，在所述本征应力沟道层103上依次形成栅极介电层104和栅极材料层105。所述栅极介电层104包括氮氧化物层，例如氮氧化硅(SiON)层，或者高k介电层，所述高k介电层的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆娃、氧化钛、氧化钽、氧化钡银钛、氧化钡钛、氧化银钛、氧化招等，特别优选的是氧化铪、氧化锆或氧化铝。所述栅极材料层105包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层可包括氮化钛(TiN)层；导电性金属氧化物层可包括氧化铱(Ir02)层；金属硅化物层可包括硅化钛(TiSi )层。
[0040]可选地，在所述栅极材料层105上形成栅极硬掩蔽层106，以便在对后续形成的作为器件源/漏区的含硅材料层进行掺杂时对所述栅极材料层105起到保护作用。所述栅极硬掩蔽层106可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层可包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(S0G)、高密度等离子体(HDP)或旋涂电介质(SOD);氮化物层可包括氮化硅(Si3N4)层；氮氧化物层可包括氮氧化硅(SiON)层。
[0041]形成所述栅极介电层104、所述栅极材料层105和所述栅极硬掩蔽层106可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如化学气相沉积工艺或者物理气相沉积工艺。
[0042]接着，如图1D所示，去除所述牺牲层101，以露出部分所述半导体衬底100。实施所述去除过程可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如湿法蚀刻工艺。[0043]接着，如图1E所示，在露出的所述半导体衬底100上形成作为源/漏区的含硅材料层107。对于PMOS而言，所述含硅材料层107为锗硅(SiGe)层；对于NMOS而言，所述含硅材料层107为碳硅(SiC)层。所述含硅材料层107可以进一步对所述本征应力沟道层103施加应力，从而进一步提升所述本征应力沟道层103的载流子迁移率。形成所述含硅材料层107可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如选择性外延生长工艺。
[0044]接下来，对所述含硅材料层107进行掺杂。对于PMOS而言，所述掺杂的离子为磷离子；对于NMOS而言，所述掺杂的离子为硼离子。对于本领域的普通技术人员而言，所述掺杂的离子可以具有浓度梯度，从而进一步抑制短沟道效应并实现对薄层电阻值(Rs)的优化控制。在本实施例中，在外延生长形成所述含硅材料层时进行所述掺杂；对于本领域的普通技术人员而言，也可以采用离子注入的方式进行所述掺杂，通过控制不同阶段的注入离子的注入能量和注入剂量，可以使所述掺杂的离子具有一定的浓度梯度。
[0045]需要说明的是，所述含硅材料层107可以对所述掺杂的离子向所述本征应力沟道层103进行的横向扩散起到一定的控制作用。
[0046]接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。根据本发明，可以形成具有本征应力沟道层的MOS器件，以进一步提升所述MOS器件的沟道载流子迁移率。
[0047]参照图2，其中示出了根据本发明示例性实施例的方法形成具有本征应力沟道层的MOS器件的流程图，用于简要示出整个制造工艺的流程。
[0048]在步骤201中 ，提供半导体衬底，在所述半导体衬底上形成具有沟槽的牺牲层；
[0049]在步骤202中，在所述沟槽中形成本征应力沟道层；
[0050]在步骤203中，在所述本征应力沟道层上依次形成栅极介电层和栅极材料层；
[0051]在步骤204中，去除所述牺牲层，以露出部分所述半导体衬底；
[0052]在步骤205中，在所述露出的半导体衬底上形成作为源/漏区的含硅材料层，并对所述含硅材料层进行掺杂。
[0053]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，包括: 提供半导体衬底，在所述半导体衬底上形成具有沟槽的牺牲层； 在所述沟槽中形成本征应力沟道层； 在所述本征应力沟道层上依次形成栅极介电层和栅极材料层； 去除所述牺牲层，以露出部分所述半导体衬底； 在所述露出的半导体衬底上形成作为源/漏区的含硅材料层。
2.根据权利要求1所述的方法，其特征在于，所述半导体衬底的构成材料为绝缘体上硅。
3.根据权利要求2所述的方法，其特征在于，所述半导体衬底的表面晶向为〈110〉或〈100〉。
4.根据权利要求1所述的方法，其特征在于，形成所述具有沟槽的牺牲层的工艺步骤包括:采用沉积工艺在所述半导体衬底上形成一牺牲层；在所述牺牲层上形成具有所述沟槽的图案的光刻胶层；采用蚀刻工艺在所述牺牲层中形成所述沟槽；采用灰化工艺去除所述光刻胶层。
5.根据权利要求1或4所述的方法，其特征在于，所述牺牲层的构成材料包括氧化物或者氮化物。
6.根据权利要求1所述的方法，其特征在于，所述本征应力沟道层由自下而上依次层叠的三层材料构成，其中，第一层的构成材料为掺杂碳、硼或磷的硅，第二层的构成材料为掺杂锗或锡的娃，第三层的构成材料为本征娃。
7.根据权利要求1或6所述的方法，其特征在于，采用选择性外延生长工艺形成所述本征应力沟道层。
8.根据权利要求1所述的方法，其特征在于，所述栅极介电层包括氮氧化物层或者高k介电层。
9.根据权利要求1所述的方法，其特征在于，对于PMOS而言，所述含硅材料层为锗硅层；对于NMOS而言,所述含娃材料层为碳娃层。
10.根据权利要求1所述的方法，其特征在于，采用选择性外延生长工艺形成所述含硅材料层。
11.根据权利要求1所述的方法，其特征在于，还包括对所述含硅材料层进行掺杂的步骤。
12.根据权利要求11所述的方法，其特征在于，采用离子注入工艺进行所述掺杂。
13.根据权利要求11所述的方法，其特征在于，在外延生长形成所述含硅材料层时进行所述掺杂。
14.根据权利要求11所述的方法，其特征在于，对于PMOS而言，所述掺杂的为磷离子；对于NMOS而言，所述掺杂的为硼离子。
15.根据权利要求14所述的方法，其特征在于，所述掺杂的离子具有浓度梯度。
16.根据权利要求1所述的方法，其特征在于，所述半导体器件为MOS器件。
17.一种由权利要求1所述的方法制造的半导体器件，包括: 半导体衬底； 形成在所述半导体衬底上的本征应力沟道层；依次形成在所述本征应力沟道层上的栅极介电层和栅极材料层； 形成在所述本征应力沟道层两侧的作为源/漏区的含硅材料层。
18.根据权利要求17所述的半导体器件，其特征在于，所述本征应力沟道层由自下而上依次层叠的三层材料构成，其中，第一层的构成材料为掺杂碳、硼或磷的硅，第二层的构成材料为掺杂锗或锡的娃，第三层的构成材料为本征娃。
19.根据权利要求17所述的半导体器件，其特征在于，所述栅极介电层包括氮氧化物层或者高k介电层。
20.根据权利要求17所述的半导体器件，其特征在于，对于PMOS而言，所述含硅材料层为锗娃层；对于NMOS而言,所述含娃材料层为碳娃层。
【文档编号】H01L29/10GK104022038SQ201310065204
【公开日】2014年9月3日 申请日期:2013年3月1日 优先权日:2013年3月1日
【发明者】赵猛 申请人:中芯国际集成电路制造(上海)有限公司