专利名称：一种提高cmos器件载流子迁移率的方法
技术领域：
本发明涉及半导体技术领域，尤其涉及一种提高CMOS载流子迁移率的方法。
背景技术：
对于深亚微米MOS器件，栅氧化层的厚度已经小于3nm，而沟道区的掺杂浓度已经接近IO18CnT3量级，这些将造成Si/Si02界面处的电场增强。一般界面处垂直于表面方向的电场已经超过105V/cm，所述强电场不仅使沟道电子量子化，而且较强的表面电场也使得反型载流子的迁移率退化。对于重掺杂的MOS器件，电离杂质引起的库伦散射和声子散射加强，是造成迁移率下降的不可忽视的原因。此外，由于Si/Si02表面的不平整引起的界面散射也是反型层载流子迁移率下降的一个重要原因。随着CMOS半导体器件工艺的发展以及按比例尺寸缩小，应力工程在半导体工艺和器件性能方面起到越来越大的作用 。众所周知，通过对器件沟道中施加相应的应力，可以提高PMOS沟道的空穴迁移率(空穴的有效质量远大于电子)，所以在工艺过程中会主动引入一些应力来提高器件的性能，例如在SiGe技术中，便通过在沟道两边施加相应的应力，以改变沟道Si的晶格常数，进而改变空穴的有效质量，用以提高空穴的迁移率。但是,所述SiGe技术仅在32nm及其以下技术级应用比较普遍。由于SiGe机台比较昂贵，工艺集成比较复杂等原因，在40nm以上，SiGe技术应用的相当有限。同时，在40nm及其以上技术级中沟道载流子迁移率严重下降的情况也很普遍。另外，随着栅氧化层的厚度不断缩小，栅氧的漏电流也越来越明显。如果不能很好地控制栅氧化层界面的粗糙度，栅氧化层热生长带来的厚度变化，氧化层缺陷等问题都会对器件特性、以及可靠性带来致命的伤害。因此，寻找一种低成本、易于集成，且在改善栅氧化层质量的同时，又能够提高载流子的迁移率，进而提高器件的性能的工艺已成为本领域亟待解决的问题之一。故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种提高CMOS器件载流子迁移率的方法。
发明内容
本发明是针对现有技术中，传统的半导体器件沟道载流子迁移率下降严重，且随着栅氧化层的厚度不断缩小，栅氧的漏电流也越来越明显，栅氧化层界面的粗糙度不易控制，栅氧化层热生长带来的厚度变化，氧化层缺陷等问题都会对器件特性、以及可靠性带来致命的伤害等缺陷提供一种提高CMOS器件载流子迁移率的方法。为了解决上述问题，本发明提供一种提高CMOS器件载流子迁移率的方法，所述方法包括:执行步骤S1:进行阱注入形成N/P阱；执行步骤S2:在氘氛围中进行N/P阱退火；执行步骤S3:生长栅极绝缘氧化层；
执行步骤S4:淀积多晶硅栅极；执行步骤S5:刻蚀所述多晶硅栅极，以形成栅极；执行步骤S6:在所述栅极两侧形成第一侧壁，所述第一侧壁的形成进一步包括多晶硅栅的氧化和氮化硅的淀积；执行步骤S7:向所述栅极和所述第一侧壁两侧的半导体衬底中进行轻掺杂注入，以形成轻掺杂源漏结构；执行步骤S8:进行源漏注入，以形成源漏极；执行步骤S9:制造金属前介质、通孔、金属插塞和金属层。可选地，在所述步骤S7之后与所述步骤S8之前，进一步包括步骤S:形成第二侧墙，所述第二侧墙的形成进一步包括氧化物的淀积、氮化硅的淀积，以及氮化硅的刻蚀。可选地，所述N/P阱是通过磷掺杂形成N阱，通过硼掺杂形成P阱。可选地，所述退火温度为1050°C，所述退火时间为30秒。 可选地，所述栅极绝缘氧化层为氮氧化硅或氧化硅的其中之一。可选地，所述栅极绝缘氧化层的制备生长方法为原位水气生长方式(In-suitSteam Generation, ISSG)、原子层沉积、物理气相沉积、化学气相沉积,或等离子体增强型化学气相沉积的其中之一。可选地，所述多晶硅栅极的淀积方法是PECVD、高密度等离子化学气相沉积工艺的其中之一。综上所述，本发明所述一种提高CMOS器件载流子迁移率的方法通过在N/P阱形成之后，在栅极绝缘氧化层生成之前对所述半导体衬底进行氘氛围下退火，不仅使得所述半导体衬底表面平滑，且所述半导体衬底表面氧化反应进行稳定；同时，在所述退火过程中也激活所述N/P阱中的注入离子，进而提高CMOS载流子迁移率。
图1所示为本发明提高CMOS器件载流子迁移率的方法的流程图。
具体实施例方式为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实施例并配合附图予以详细说明。请参阅图1，图1所示为本发明一种提高CMOS器件载流子迁移率的方法的流程图。所示提高CMOS器件载流子迁移率的方法包括以下步骤，执行步骤S1:进行阱注入形成N/P阱；在本发明中，包括但不限于通过磷掺杂形成N阱，通过硼掺杂形成P阱；执行步骤S2:在氘氛围中进行N/P阱退火；在氘氛围中进行N/P阱退火过程中，所述半导体衬底表面趋于平滑，且所述半导体衬底表面氧化反应进行稳定。同时，为了在所述退火过程中激活所述N/P阱中的注入离子，作为本发明的具体实施方式
，所述N/P阱在所述氘氛围中进行退火时，优选地，所述退火温度为1050°C，所述退火时间为30秒。所述半导体衬底为Si基衬底。执行步骤S3:生长栅极绝缘氧化层；所述栅极绝缘氧化层包括但不限于氮氧化硅或氧化硅的其中之一。所述栅极绝缘氧化层的制备生长方法包括但不限于原位水气生长方式(In-suit Steam Generation, ISSG)、原子层沉积、物理气相沉积、化学气相沉积,或等离子体增强型化学气相沉积的其中之一。执行步骤S4:淀积多晶硅栅极；所述多晶硅栅极之材料层包括但不限于多晶硅。所述多晶硅栅极的淀积方法包括但不限于PECVD、高密度等离子化学气相沉积工艺的其中
之一 O执行步骤S5:刻蚀所述多晶硅栅极，以形成栅极；具体地，在所述多晶硅栅极上设置掩模层，例如，氮化硅，并采用PECVD工艺淀积形成所述氮化硅，然后涂覆光刻胶并图案化光刻胶以定义栅极的位置，随后利用光刻胶和氮化硅作为掩模，采用等离子刻蚀方法刻蚀所述栅极材料层形成器件之栅极。然后去除剩余的光刻胶和硬掩膜氮化硅，光刻胶的去除采用灰化工艺，硬掩膜氮化硅采用磷酸湿法去除。执行步骤S6:在所述栅极两侧形成第一侧壁，所述第一侧壁的形成进一步包括多晶硅栅的氧化和氮化硅的淀积；执行步骤S7:向所述栅极和所述第一侧壁两侧的半导体衬底中进行轻掺杂注入，以形成轻掺杂源漏结构；执行步骤S8:进行源漏注入，以形成源漏极；可选地，在所述步骤S7之后与所述步骤S8之前，可进一步包括步骤S:形成第二侧墙，所述第二侧墙的形成进一步包括氧化物的淀积、氮化硅的淀积，以及氮化硅的刻蚀。执行步骤S9:制造金属前介质、通孔、金属插塞和金属层。综上所述， 本发明所述一种提高CMOS器件载流子迁移率的方法通过在N/P阱形成之后，在栅极绝缘氧化层生成之前对所述半导体衬底进行氘氛围下退火，不仅使得所述半导体衬底表面平滑，且所述半导体衬底表面氧化反应进行稳定；同时，在所述退火过程中也激活所述N/P阱中的注入离子，进而提高CMOS载流子迁移率。本领域技术人员均应了解，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种修改和变型。因而，如果任何修改或变型落入所附权利要求书及等同物的保护范围内时，认为本发明涵盖这些修改和变型。
权利要求
1.一种提高CMOS器件载流子迁移率的方法，其特征在于，所述方法包括: 执行步骤S1:进行阱注入形成N/P阱； 执行步骤S2:在氣氛围中进行N/P阱退火； 执行步骤S3:生长栅极绝缘氧化层； 执行步骤S4:淀积多晶硅栅极； 执行步骤S5:刻蚀所述多晶硅栅极，以形成栅极； 执行步骤S6:在所述栅极两侧形成第一侧壁，所述第一侧壁的形成进一步包括多晶硅栅的氧化和氮化硅的淀积； 执行步骤S7:向所述栅极和所述第一侧壁两侧的半导体衬底中进行轻掺杂注入，以形成轻掺杂源漏结构； 执行步骤S8:进行源漏注入，以形成源漏极； 执行步骤S9:制造金属前介质、通孔、金属插塞和金属层。
2.如权利要求1所述的提高CMOS器件载流子迁移率的方法，其特征在于，在所述步骤S7之后与所述步骤S8之前，进一步包括步骤S:形成第二侧墙，所述第二侧墙的形成进一步包括氧化物的淀积、氮化硅的淀积，以及氮化硅的刻蚀。
3.如权利要求1所述的提高CMOS器件载流子迁移率的方法，其特征在于，所述N/P阱是通过磷掺杂形成N阱，通过硼掺杂形成P阱。
4.如权利要求1所述的提高CMOS器件载流子迁移率的方法，其特征在于，所述退火温度为1050°C，所述退火时间为30秒。
5.如权利要求1所述的提高CMOS器件载流子迁移率的方法，其特征在于，所述栅极绝缘氧化层为氮氧化硅或氧化硅的其中之一。
6.如权利要求5所述的提高CMOS器件载流子迁移率的方法，其特征在于，所述栅极绝缘氧化层的制备生长方法为原位水气生长方式(In-suit Steam Generation, ISSG)、原子层沉积、物理气相沉积、化学气相沉积，或等离子体增强型化学气相沉积的其中之一。
7.如权利要求1所述的提高CMOS器件载流子迁移率的方法，其特征在于，所述多晶硅栅极的淀积方法是PECVD、高密度等离子化学气相沉积工艺的其中之一。
全文摘要
一种提高CMOS器件载流子迁移率的方法，包括步骤S1进行阱注入形成N/P阱；步骤S2在氘氛围中进行N/P阱退火；步骤S3生长栅极绝缘氧化层；步骤S4淀积多晶硅栅极；步骤S5刻蚀多晶硅栅极形成栅极；步骤S6在栅极两侧形成第一侧壁；步骤S7半导体衬底中进行轻掺杂注入以形成轻掺杂源漏结构；步骤S8进行源漏注入以形成源漏极；步骤S9制造金属前介质、通孔、金属插塞和金属层。本发明所述提高CMOS器件载流子迁移率的方法通过在N/P阱形成之后，在栅极绝缘氧化层生成之前对所述半导体衬底进行氘氛围下退火，不仅使得所述半导体衬底表面平滑，且所述半导体衬底表面氧化反应进行稳定；同时，在所述退火过程中也激活所述N/P阱中的注入离子，进而提高CMOS载流子迁移率。
文档编号H01L21/324GK103219287SQ201310084508
公开日2013年7月24日 申请日期2013年3月15日 优先权日2013年3月15日
发明者张冬明, 刘巍 申请人:上海华力微电子有限公司