一种半导体器件的制备方法

一种半导体器件的制备方法
【专利摘要】本发明涉及一种半导体器件的制备方法，所述方法包括：提供半导体衬底；在所述半导体衬底上形成鳍片和栅极叠层，其中所述栅极叠层包括依次形成的栅极材料层、第一硬掩膜层、第一半导体材料层、第二硬掩膜层；在所述栅极叠层和所述鳍片上形成间隙壁；沉积牺牲材料层，以覆盖所述间隙壁；去除所述栅极叠层顶部的间隙壁和所述第二硬掩膜层，露出所述半导体材料层；去除所述牺牲材料层，在所述半导体材料层上外延生长第二半导体材料层，以覆盖所述第一半导体材料层以及所述栅极叠层侧壁上的间隙壁；去除所述鳍片上的间隙壁。本发明所述方法巧妙地去除了所述鳍片上的间隙壁，同时不损坏所述栅极叠层上的间隙壁，进一步提高了器件的性能。
【专利说明】
【技术领域】
[0001] 本发明涉及半导体制造工艺，具体地，本发明涉及一种半导体器件的制备方法。 一种半导体器件的制备方法

【背景技术】
[0002] 随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路 器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半 导体工业已经进步到纳米技术工艺节点，半导体器件的制备收到各种物理极限的限制。
[0003] 随着CMOS器件的不断缩小，当半导体器件尺寸降到20nm或以下时，来自制造和设 计方面的挑战促使了三维设计如鳍片场效应晶体管（FinFET)的发展。相对于现有的平面 晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平 面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三 个面来控制静电，在静电控制方面的性能也更突出。
[0004] 虽然FinFET器件相对于常规器件具有更加优越的性能，但是随着半导体器件的 尺寸的缩小，在宽度这么小的鳍片上形成源漏极后会引起很大的电阻，使器件性能下降， 为了降低所述电阻，现有技术中有一种方法是通过外延生长来增加所述鳍片外面的栅极区 域，具体地，在所述栅极区域上形成间隙壁，但是在该过程中不可避免的在所述鳍片两侧也 会形成寄生的鳍片间隙壁（Parasitic fin spacers),然后选用干法或者湿法去除所述鳍 片间隙壁，但是由于所述栅极间隙壁和所述鳍片间隙壁同时形成，所选用的材料也是相同 的，在去除所述栅极间隙壁的过程中不可避免的对所述栅极间隙壁造成损害，从而使整个 工艺过程变的复杂而且不易控制。
[0005] 为了提高器件性能，现有技术中还有在形成栅极间隙壁之前在所述栅极以及鳍片 上形成填充材料（filling material)的方法，在形成所述填充材料（filling material) 之后然后在所述栅极上形成栅极间隙壁，接着以所述栅极间隙壁为掩膜蚀刻所述填充材料 (filling material),以确保在所述鳍片上不形成间隙壁，但是工艺过程也较复杂。
[0006] 随着器件尺寸的进一步降低，如何确保制备得到的器件具有良好的性能，同时工 艺过程更加简单，成为鳍片场效应晶体管（FinFET)亟需解决的问题。


【发明内容】

[0007] 在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进 一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的 关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008] 为了有效解决上述问题，本发明提出了一种半导体器件的制备方法，包括：
[0009] 提供半导体衬底；
[0010] 在所述半导体衬底上形成鳍片和栅极叠层，其中所述栅极叠层包括依次形成的栅 极材料层、第一硬掩膜层、第一半导体材料层、第二硬掩膜层；
[0011] 在所述栅极叠层和所述鳍片上形成间隙壁；
[0012] 沉积牺牲材料层，以覆盖所述间隙壁；
[0013] 去除所述栅极叠层顶部的间隙壁和所述第二硬掩膜层，露出所述第一半导体材料 层；
[0014] 去除所述牺牲材料层，在所述第一半导体材料层上外延生长第二半导体材料层， 以覆盖所述第一半导体材料层以及所述栅极叠层侧壁上的间隙壁；
[0015] 去除所述鳍片上的间隙壁。
[0016] 作为优选，所述方法还包括以下步骤：
[0017] 去除所述第二半导体材料层和所述第一半导体材料层；
[0018] 在所述鳍片上形成抬升源漏。
[0019] 作为优选，所述第一硬掩膜层和所述第二硬掩膜层为SiN。
[0020] 作为优选，所述第一硬掩膜层和所述第二硬掩膜层的厚度为50-300埃。
[0021] 作为优选，所述第一半导体材料层为多晶硅层。
[0022] 作为优选，所述第一半导体材料层的厚度为50-100埃。
[0023] 作为优选，所述第二半导体材料层为SiGe层。
[0024] 作为优选，所述第二半导体材料层的宽度大于所述栅极结构宽度+间隙壁106厚 度X2的和。
[0025] 作为优选，所述间隙壁选用SiN材料。
[0026] 作为优选，所述间隙壁选用原子层沉积法或者炉管沉积法形成。
[0027] 作为优选，所述牺牲材料层为有机分布层。
[0028] 作为优选，选用平坦化方法去除所述第二半导体材料层和所述第一半导体材料 层，停止于所述第一硬掩膜层上。
[0029] 作为优选，选用干法蚀刻去除所述鳍片上的间隙壁。
[0030] 作为优选，选用等离子蚀刻去除所述鳍片上的间隙壁。
[0031] 在本发明中在形成鳍片以及栅极叠层之后，并在所述栅极叠层以及鳍片上形成间 隙壁，然后沉积牺牲材料层并平坦化，回蚀刻所述牺牲材料层露出所述栅极叠层中的第一 半导体材料层，在所述第一半导体材料层上高选择性的外延生长第二半导体材料层，例如 SiGe层，所述SiGe层的关键尺寸大于所述栅极叠层以及栅极间隙壁的关键尺寸之和，以完 全覆盖所述栅极叠层和栅极间隙壁，起到保护作用，然后进行坚直蚀刻去除所述鳍片上的 间隙壁，由于所述SiGe的保护，所述栅极叠层上的间隙壁得到完全的保留。
[0032] 本发明所述方法巧妙地去除了所述鳍片上的间隙壁，同时不损坏所述栅极叠层上 的间隙壁，而且工艺过程更加简单，所述过程中采用了更少的热沉积以及等离子蚀刻步骤， 形成所述栅极间隙壁后在所述鳍片上选择性的生长多晶硅以形成抬升源漏，很好的解决了 现有技术中在鳍片上形成源漏极后电阻过大的问题，进一步提高了器件的性能。

【专利附图】

【附图说明】
[0033] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。在附图中，
[0034] 图1为本发明的实施例的半导体器件形成鳍片和栅极叠层之后的正面示意图；
[0035] 图2为本发明的实施例的半导体器件在鳍片和栅极叠层上形成间隙壁之后的正 面示意图；
[0036] 图3为本发明的实施例的半导体器件去除栅极叠层顶部间隙壁后的正面示意图；
[0037] 图4为本发明的实施例的半导体器件在所述栅极叠层顶部生长SiGe后的正面示 意图；
[0038] 图5为本发明的实施例的半导体器件在蚀刻去除鳍片上间隙壁后的正面示意图；
[0039] 图6为本发明的实施例的半导体器件在蚀刻去除SiGe后的正面示意图；
[0040] 图7为本发明的实施例的半导体器件形成鳍片和栅极叠层之后的侧面示意图；
[0041] 图8为本发明的实施例的半导体器件为本发明器件在鳍片和栅极叠层上形成间 隙壁之后的侧面示意图；
[0042] 图9为本发明的实施例的半导体器件去除栅极叠层顶部间隙壁后的侧面示意图；
[0043] 图10为本发明的实施例的半导体器件在所述栅极叠层顶部生长SiGe后的侧面示 意图；
[0044] 图11为本发明的实施例的半导体器件在蚀刻去除鳍片上间隙壁后的侧面示意 图；
[0045] 图12为本发明的实施例的半导体器件在蚀刻去除SiGe后的侧面示意图；
[0046] 图13为制备本发明的实施例的所述半导体器件的工艺流程图。

【具体实施方式】
[0047] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0048] 为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述改 善薄膜沉积时颗粒缺陷的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟 习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可 以具有其他实施方式。
[0049] 应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根 据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也 意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语"包含"和/或"包 括"时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个 或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0050] 现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实 施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当 理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施 例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚 度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
[0051] 下面结合附图1-12对本发明的【具体实施方式】做详细的说明。
[0052] 参照图1，首先提供半导体衬底（图中未示出），所述半导体衬底可以是以下所提到 的材料中的至少一种：硅、SiGe等，在该半导体衬底中还可以形成其他有源器件。在本发明 的一【具体实施方式】中优选娃衬底。
[0053] 在所述半导体衬底上至少形成鳍片101和栅极叠层，所述栅极叠层包括栅极材料 层102、第一硬掩膜层103、半导体材料层104以及第二硬掩膜层105,具体地，在本发明的一

【具体实施方式】中所述栅极叠层为环绕栅极结构，如图1所示。
[0054] 在本发明的一具体地实施方式中，所述鳍片101的形成方法为：首先在所述半导 体衬底上形成半导体材料层，所述半导体材料层可以Si、SiGe、Ge或者III-V材料，然后在 所述半导体材料层上形成图案化的掩膜层，例如光刻胶掩膜层，所述光刻胶掩膜层定义了 所述鳍片101的宽度、长度以及位置等，然后以所述光刻胶掩膜层为掩膜蚀刻所述半导体 材料层，在所述半导体材料材料层上形成鳍片101，然后去除所述光刻胶掩膜层，去除所述 光刻胶掩膜层的方法可以为氧化灰化法。需要注意的是，所述鳍片101的形成仅仅是示例 性的，并不局限于该方法。
[0055] 接着在形成所述鳍片101之后，在所述鳍片101上形成栅极材料层102,具体地， 在本发明的一具体实施例中，所述栅极栅极材料层102可以包括各个材料，所述各个材料 包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。 栅极材料层102也可以包括掺杂的多晶硅和多晶硅-锗合金材料（即，具有从每立方厘米 大约lel8到大约le22个掺杂原子的掺杂浓度）以及多晶硅金属硅化物（polycide)材料 (掺杂的多晶娃/金属娃化物叠层材料）。
[0056] 类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对 准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法，诸如但不限于：蒸发方法和溅 射方法。
[0057] 具体地，首先在半导体衬底上形成栅极介电层（图中未示出），然后在栅极介电层 上形成栅极材料层102。在一实施例中，栅极材料层102由多晶硅材料组成，一般也可使 用金属、金属氮化物、金属硅化物或类似化合物作为栅极材料层102的材料。栅极介电层 以及栅极材料层102优选的形成方法包括化学气相沉积法（CVD)，如低温化学气相沉积 (LTCVD)、低压化学气相沉积（LPCVD)、快热化学气相沉积（LTCVD)、等离子体化学气相沉积 (PECVD)，也可使用例如溅镀及物理气相沉积（PVD)等一般相似方法。栅极材料层102的厚 度以小于约1200埃为佳。
[0058] 所述栅极材料层102可以是包含半导体材料的多层结构，例如硅、锗、金属或其组 合。所述栅极材料层102的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较 优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子体增强化学气相沉 积工艺。栅极材料层102的厚度为800到3000埃。
[0059] 在本发明的一【具体实施方式】中优选形成多晶硅栅极结构，多晶硅层的形成方法可 选用低压化学气相淀积（LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅 烧（SiH 4)，所述娃烧的流量范围可为100?200立方厘米/分钟（seem)，如150sccm ;反应 腔内温度范围可为700?750摄氏度；反应腔内压力可为250?350毫毫米汞柱（mTorr)， 如300mT 〇rr;所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气（He)或氮气，所 述氦气和氮气的流量范围可为5?20升/分钟（slm)，如8slm、10slm或15slm。
[0060] 在形成栅极材料层102之后，沉积第一硬掩膜层103、第一半导体材料层104、第二 硬掩膜层105,然后在水平面上与鳍片101垂直的方向上图案化所述栅极材料层102、第一 硬掩膜层103、半导体材料层104、第二硬掩膜层105,以形成栅极叠层，得到如图1所示的 图案，其中图1为所述器件的正面示意图，图7为与图1相对应的侧面图，所述栅极材料层 102环绕所述鳍片101，为环绕栅极。
[0061] 图案化所述栅极材料层102、第一硬掩膜层103、第一半导体材料层104、第二硬掩 膜层105,以形成环绕鳍片101的栅极叠层，所述图案化方法可以选用本领域常用的公知方 法，在此不再赘述。
[0062] 作为优选，在本发明的一【具体实施方式】中所述第一硬掩膜层103和第二硬掩膜 层105选用相同的材料，在本发明的一【具体实施方式】中可以选用SiN，但并不局限于所述材 料，只要能起到保护所述栅极材料层102的硬掩膜层均可以应用于本发明，例如还可以选 用BN和SiON、TiN和Cu 3N中的一种或者多种。
[0063] 作为优选，所述第一硬掩膜层103和第二硬掩膜层105的厚度并不局限于某一数 值范围，在本发明的一【具体实施方式】中优选为50-300埃，进一步优选为80-120埃，作为进 一步的优选，所述第一硬掩膜层103和第二硬掩膜层105的厚度相同。
[0064] 作为优选，所述第一半导体材料层104可以选用Si、多晶硅、SiGe、Ge或者III-V 材料中的一种或者多种，在本发明的一【具体实施方式】中优选为多晶硅，所述第一半导体材 料层104的厚度为50-100埃，但不局限于该范围，更优选为60-90埃。
[0065] 参照图2和图8,在所述栅极叠层（包括栅极材料层102以及掩膜叠层）的侧壁上 形成间隙壁，具体地，在该步骤中形成间隙壁的步骤可以和现有技术中形成栅极间隙壁106 步骤相同，不同的是，在形成所述间隙壁不仅位于所述栅极叠层的侧壁上，所述间隙壁还位 于所述鳍片101侧壁上，以形成栅极间隙壁106和鳍片间隙壁108。
[0066] 具体地，在本发明的一具体地实施方式中所述间隙壁可以为Si02、SiN、SiOCN中 一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅 共同组成，具体工艺为：在半导体衬底上形成第一氧化娃层、第一氮化娃层以及第二氧化娃 层，然后采用蚀刻方法形成间隙壁。所述间隙壁的厚度为2-30nm，优选为5-25nm。
[0067] 作为示例，在半导体衬底上还可以形成有位于栅极叠层两侧且紧靠栅极结构的间 隙壁。其中，间隙壁可以包括至少一层氧化物层和/或至少一层氮化物层。需要说明的是， 间隙壁是可选的而非必需的，其主要用于在后续进行蚀刻或离子注入时保护栅极结构的侧 壁不受损伤。
[0068] 所述间隙壁通过低压化学气相沉积（LPCVD)、等离子体辅助化学气相沉积 (PECVD)、金属有机化学气相沉积（M0CVD)及原子层沉积（ALD)、炉管（furnace)或其它先进 的沉积技术形成，在本发明的一【具体实施方式】中优选原子层沉积（ALD)方法。
[0069] 接着沉积牺牲材料层（图中未示出），所述牺牲材料层覆盖所述鳍片101、栅极叠 层，所述牺牲材料层选择容易去除不会残留的材料，作为优选，所述牺牲材料层优选为有机 分布层（organic distribution layer，0DL)，所述牺牲材料层优选为液态有机氧化物，可 以通过旋转涂覆所述半导体衬底上覆盖所述鳍片101、栅极叠层。然后执行一平坦化步骤， 可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限 制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常 用。
[0070] 参照图3和图9,回蚀刻（etch back)所述牺牲材料层，同时去除所述第二硬掩膜 层105以及栅极叠层顶部的间隙壁。
[0071] 具体地，回蚀刻所述栅极叠层顶部以及侧壁上的部分所述牺牲材料层、顶部的间 隙壁以及第二硬掩膜层105,在该回蚀刻（etch back)中可以为过蚀刻，以完全去除所述第 二硬掩膜层105和顶部的间隙壁，露出部分所述半导体材料层104,如图3所示。
[0072] 在回蚀刻（etch back)步骤中选用对所述第二硬掩膜层105和第一半导体材料层 104具有较大蚀刻选择比的蚀刻方法，以保证在完全去除所述第二硬掩膜层105和顶部间 隙壁的过程中不会对所述第一半导体材料层104造成损坏，本领域技术人员可以根据具体 的材料进行选择，并不局限与某一种方法，在本发明的一【具体实施方式】中干法蚀刻、湿法蚀 刻以及等离子蚀刻均可以实现所述目的。
[0073] 当所述牺牲材料层优选为液态有机氧化物，时，最后可以通过氧化灰化的方法去 除。
[0074] 参照图4和图10,去除牺牲材料层，选择性的在所述第一半导体材料层104上外延 生长第二半导体材料层107,以覆盖所述间隙壁。
[0075] 具体地，在回蚀刻（etch back)去除所述第二硬掩膜层105,露出所述第一半导体 材料层104后，然后去除剩余的牺牲材料层，以完全去除剩余的牺牲材料层，在本发明的一

【具体实施方式】中所述去除方法可以为灰化法或者湿法剥离法，作为优选，选用湿法剥离方 法去除所述牺牲材料层，具体地，所述碱性蚀刻液可以为Κ0Η、或者EDP (乙二胺+对苯二酚 +水)，还有TMAH(四甲基氢氧化铵)、肼、氢氧化锂以及氨水中的一种或者多种。其中所述蚀 刻液的浓度为15-25%，为了避免高温工艺，在本发明的一【具体实施方式】中选用较低的温度 进行蚀刻，在该步骤中优选蚀刻温度小于25°C，更优选10_15°C。
[0076] 在去除所述牺牲材料层之后，在所述栅极叠层的顶部(第一半导体材料层104上） 选择性的外延生长第二半导体材料层107,作为优选，所述第二半导体材料层107为SiGe 层，在该步骤中，所述SiGe层仅仅在所述第一半导体材料层104的顶部外延生长，并不会在 所述鳍片101或鳍片间隙壁108上生长，也不会在所述栅极间隙壁106的侧壁上生长，所述 SiGe层的宽度大于所述栅极叠层+栅极间隙壁106厚度X 2的和，以保证所述SiGe层完全 覆盖栅极材料层102和间隙壁，起到保护作用，在后面的蚀刻工艺中保证所述间隙壁106不 受fe#。
[0077] 所述SiGe层的生长方式为选择性外延方法，以确保仅在所述第一半导体材料层 104的上方生长，所述外延生长SiGe的温度为450-700°C，所述外延生长SiGe中Ge的含量 为 15-55%。
[0078] 参照图5和图11，蚀刻去除所述鳍片101上的间隙壁。
[0079] 具体地，蚀刻去除鳍片侧壁上的鳍片间隙壁108,所述蚀刻过程选用坚直间隙壁蚀 刻方法（Vertical Spacer etch.)，在该过程中所述SiGe层作为保护层保护位于下方的、栅 极材料层102侧壁上的栅极间隙壁106不被蚀刻，作为优选，在本发明的一【具体实施方式】中 选用干法蚀刻去除所述鳍片侧壁上的鳍片间隙壁108,更优选间隙壁等离子蚀刻去除所述 鳍片间隙壁108。
[0080] 具体地，在本发明的一【具体实施方式】中，在所述干法蚀刻中可以选用cf4、 CHF3，另外加上N2、C02、02中的一种作为蚀刻气氛，其中气体流量为CF 410-200sccm， CHF310-200sccm，N2 或 C02 或 0210-400sccm，所述蚀刻压力为 30-150mTorr，蚀刻时间为 5-120s，优选为5-60s，更优选为5-30s。
[0081] 在该步骤中由于SiGe层的存在，在去除所述鳍片间隙壁108的过程中，所述SiGe 层作为保护层，保护位于其下方的栅极材料层102侧壁上的栅极间隙壁106不受损坏，巧妙 地解决了现有技术中鳍片侧壁上间隙壁不易去除的问题。
[0082] 参照图6和图12,去除所述第二半导体材料层107和所述第一半导体材料层104。
[0083] 具体地，在本发明的一【具体实施方式】中选用平坦化的方法去除所述第二半导体材 料层107 (SiGe层）和所述第一半导体材料层104,在平坦化过程中所述第一硬掩膜层103 作为平坦化停止层以保护所述栅极材料层102以及栅极间隙壁106不受到损坏。该平坦化 方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦 化方法更常用。
[0084] 所述方法还进一步包括在所述鳍片101上形成抬升源漏的步骤，所述抬升源漏的 材料以及形成方法均可以选用本领域常用材料和方法，并不局限于某一种，在此不再赘述。
[0085] 在本发明的一【具体实施方式】中在形成鳍片101以及栅极叠层之后，并在所述栅极 叠层以及鳍片101上形成间隙壁，然后沉积牺牲材料层并平坦化，回蚀刻所述牺牲材料层 露出所述栅极叠层中的第一半导体材料层，在所述第一半导体材料层上高选择性的外延生 长第二半导体材料层107,例如SiGe层，所述SiGe层的关键尺寸大于所述栅极叠层以及栅 极间隙壁106的关键尺寸之和，以完全覆盖所述栅极叠层和栅极间隙壁，起到保护作用，然 后进行坚直蚀刻去除所述鳍片101上的间隙壁，由于所述SiGe的保护，所述栅极叠层上的 间隙壁得到完全的保留。
[0086] 本发明所述方法巧妙地去除了所述鳍片上的间隙壁，同时不损坏所述栅极叠层上 的间隙壁，而且工艺过程更加简单，所述过程中采用了更少的热沉积以及等离子蚀刻步骤， 形成所述栅极间隙壁后在所述鳍片上选择性的生长多晶硅以形成抬升源漏，很好的解决了 现有技术中在鳍片上形成源漏极后电阻过大的问题，进一步提高了器件的性能。
[0087] 参照图13,其中示出了本发明所述方法的工艺流程图，具体地包括以下步骤：
[0088] 步骤201提供半导体衬底；
[0089] 步骤202在所述半导体衬底上形成鳍片和栅极叠层，其中所述栅极叠层包括依次 形成的栅极材料层、第一硬掩膜层、第一半导体材料层、第二硬掩膜层；
[0090] 步骤203在所述栅极叠层和所述鳍片上形成间隙壁；
[0091] 步骤204沉积牺牲材料层，以覆盖所述间隙壁；
[0092] 步骤205去除所述栅极叠层顶部的间隙壁和所述第二硬掩膜层，露出所述第一半 导体材料层；
[0093] 步骤206去除所述牺牲材料层，在所述第一半导体材料层上外延生长第二半导体 材料层，以覆盖所述第一半导体材料层以及所述栅极叠层侧壁上的间隙壁；
[0094] 步骤207去除所述鳍片上的间隙壁。
[0095] 步骤208去除所述第二半导体材料层和所述第一半导体材料层；
[0096] 步骤209在所述鳍片上形成抬升源漏。
[0097] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【权利要求】
1. 一种半导体器件的制备方法，包括： 提供半导体衬底； 在所述半导体衬底上形成鳍片和栅极叠层，其中所述栅极叠层包括依次形成的栅极材 料层、第一硬掩膜层、第一半导体材料层、第二硬掩膜层； 在所述栅极叠层和所述鳍片上形成间隙壁； 沉积牺牲材料层，以覆盖所述间隙壁； 去除所述栅极叠层顶部的间隙壁和所述第二硬掩膜层，露出所述第一半导体材料层； 去除所述牺牲材料层，在所述第一半导体材料层上外延生长第二半导体材料层，以覆 盖所述第一半导体材料层以及所述栅极叠层侧壁上的间隙壁； 去除所述鳍片上的间隙壁。
2. 根据权利要求1所述的方法，其特征在于，所述方法还包括以下步骤： 去除所述第二半导体材料层和所述第一半导体材料层； 在所述鳍片上形成抬升源漏。
3. 根据权利要求1所述的方法，其特征在于，所述第一硬掩膜层和所述第二硬掩膜层 为 SiN; 所述第一半导体材料层为多晶娃层； 所述第二半导体材料层为SiGe层； 所述间隙壁选用SiN材料。
4. 根据权利要求1所述的方法，其特征在于，所述第一硬掩膜层和所述第二硬掩膜层 的厚度为50-300埃。
5. 根据权利要求1所述的方法，其特征在于，所述第一半导体材料层的厚度为50-100 埃。
6. 根据权利要求1或3所述的方法，其特征在于，所述第二半导体材料层的宽度大于所 述栅极结构宽度+间隙壁106厚度X2的和。
7. 根据权利要求1所述的方法，其特征在于，所述间隙壁选用原子层沉积法或者炉管 沉积法形成。
8. 根据权利要求1所述的方法，其特征在于，所述牺牲材料层为有机分布层。
9. 根据权利要求1所述的方法，其特征在于，选用平坦化方法去除所述第二半导体材 料层和所述第一半导体材料层，停止于所述第一硬掩膜层上。
10. 根据权利要求1所述的方法，其特征在于，选用干法蚀刻去除所述鳍片上的间隙 壁。
11. 根据权利要求10所述的方法，其特征在于，选用等离子蚀刻去除所述鳍片上的间 隙壁。
【文档编号】H01L21/28GK104103504SQ201310116171
【公开日】2014年10月15日 申请日期:2013年4月3日 优先权日:2013年4月3日
【发明者】隋运奇, 王冬江 申请人:中芯国际集成电路制造(上海)有限公司