一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在半导体衬底上依次形成高k介电层、覆盖层和牺牲栅电极层；在牺牲栅电极层上形成图形化的第一硬掩膜层；以图形化的第一硬掩膜层为掩膜，蚀刻牺牲栅电极层，在覆盖层上形成叠层结构；形成包围叠层结构的侧壁材料层；蚀刻侧壁材料层，以在叠层结构的两侧形成侧壁；依次蚀刻覆盖层和高k介电层。根据本发明，可以在半导体衬底上形成具有下述结构特征的伪栅极结构：伪栅极结构中的覆盖层和高k介电层的宽度大于牺牲栅电极层的宽度，进一步提升最终形成的半导体器件的性能。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001] 本发明涉及半导体制造工艺，具体而言涉及一种形成伪栅极结构的方法。
【背景技术】
[0002] 在下一代集成电路的制造工艺中，对于互补金属氧化物半导体（CMOS)的栅极的制 作，通常采用高k_金属栅工艺。对于具有较高工艺节点的晶体管结构而言，所述高k_金属 栅工艺通常为后栅极（gate-last)工艺，其典型的实施过程包括：首先，在半导体衬底上形 成伪栅极结构，所述伪栅极结构由自下而上的界面层、高k介电层、覆盖层和牺牲栅电极层 构成；然后，在伪栅极结构的两侧形成栅极间隙壁结构，之后去除所述伪栅极结构中的牺牲 栅电极层，在所述栅极间隙壁结构之间留下一沟槽；接着，在所述沟槽内依次沉积功函数金 属层（workfunction metal layer)、阻挡层（barrier layer)和浸润层（wetting layer); 最后进行金属栅极材料的填充，以在所述覆盖层上形成金属栅极结构。
[0003] 在上述工艺过程中，所形成的金属栅极结构的宽度大于或者等于所述覆盖层/高 k介电层的宽度，通过电学性能测试表明具有上述结构特征的半导体器件的性能劣于金属 栅极结构的宽度小于覆盖层/高k介电层的宽度的半导体器件的性能。
[0004] 由于金属栅极结构的宽度是由先前形成的伪栅极结构中的牺牲栅电极层的宽度 决定的，因此，需要提出一种方法，以形成一种伪栅极结构，此伪栅极结构中的牺牲栅电极 层的宽度小于覆盖层/高k介电层的宽度。
【发明内容】
[0005] 针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体 衬底，在所述半导体衬底上依次形成高k介电层、覆盖层和牺牲栅电极层；在所述牺牲栅电 极层上形成图形化的第一硬掩膜层；以所述图形化的第一硬掩膜层为掩膜，蚀刻所述牺牲 栅电极层，在所述覆盖层上形成叠层结构；形成包围所述叠层结构的侧壁材料层；蚀刻所 述侧壁材料层，以在所述叠层结构的两侧形成侧壁；依次蚀刻所述覆盖层和所述高k介电 层。
[0006] 进一步，在对所述覆盖层和所述高k介电层的蚀刻之后，还包括实施过蚀刻的步 骤，以进一步减小所述覆盖层和所述高k介电层的宽度。
[0007] 进一步，所述过蚀刻结束后，所述叠层结构的宽度小于所述覆盖层和所述高k介 电层的宽度。
[0008] 进一步，在所述高k介电层的下方还形成有界面层。
[0009] 进一步，所述界面层的材料包括氧化物。
[0010] 进一步，所述高k介电层的材料为氧化铪；所述覆盖层的材料为氮化钛。
[0011] 进一步，所述第一硬掩膜层的材料包括介电材料、金属及其氮化物、多晶硅或者其 结合。
[0012] 进一步，所述第一硬掩膜层的材料为采用化学气相沉积工艺形成的介电材料。
[0013] 进一步，形成所述侧壁材料层所采用的源气体为CH4或者SiCl4/02。
[0014] 进一步，采用原位固化工艺形成所述侧壁材料层。
[0015] 根据本发明，可以在半导体衬底上形成具有下述结构特征的伪栅极结构：伪栅极 结构中的覆盖层和高k介电层的宽度大于牺牲栅电极层的宽度，进一步提升最终形成的半 导体器件的性能。
【专利附图】
【附图说明】
[0016] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。
[0017] 附图中：
[0018] 图1A-图1F为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器 件的示意性剖面图；
[0019] 图2为根据本发明示例性实施例的方法形成伪栅极结构的流程图。
【具体实施方式】
[0020] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。
[0021] 为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出 的形成伪栅极结构的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习 的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以 具有其他实施方式。
[0022] 应当理解的是，当在本说明书中使用术语"包含"和/或"包括"时，其指明存在所 述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整 体、步骤、操作、元件、组件和/或它们的组合。
[0023] 下面，参照图1A-图1F和图2来描述根据本发明示例性实施例的方法形成伪栅极 结构的详细步骤。
[0024] 参照图1A-图1F，其中示出了根据本发明示例性实施例的方法依次实施的步骤所 分别获得的器件的示意性剖面图。
[0025] 首先，如图1A所示，提供半导体衬底100,半导体衬底100的构成材料可以采用未 掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅（SOI)等。作为示例，在本实施例中，半导 体衬底1〇〇的构成材料选用单晶硅。在半导体衬底1〇〇中形成有隔离结构、各种阱（well) 结构等，为了简化，图示中予以省略。
[0026] 在半导体衬底100上依次形成界面层101、高k介电层102、覆盖层103和牺牲栅电 极层104。界面层101的材料包括氧化物，例如二氧化硅（Si02)。高k介电层102的材料包 括含铪的材料、金属氧化物或其结合，例如氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、 氧化锫娃、氧化钛、氧化钽、氧化钡银钛、氧化钡钛、氧化银钛、氧化错等，特别优选的是氧化 铪（Hf0 2)。覆盖层103的材料包括金属或金属氮化物，特别优选的是氮化钛（TiN)。牺牲栅 电极层104的材料包括多晶硅。形成上述各层可以采用本领域技术人员所熟习的各种适宜 的工艺，例如化学气相沉积工艺或者物理气相沉积工艺。需要说明的是，界面层101是可选 的，形成界面层101的作用是改善高k介电层101与半导体衬底100之间的界面特性。
[0027] 接着，如图1B所示，在牺牲栅电极层104上依次形成第一硬掩膜层105和第二硬 掩膜层106。在本实施例中，第一硬掩膜层105的材料包括SiN、Si0N、Si0 2或者其结合；第 二硬掩膜层106的材料包括介电材料(例如SiC、SiCN等)、金属及其氮化物(例如TiN、TaN、 Ti等)、多晶硅或者其结合，特别优选的是可以采用化学气相沉积工艺形成的介电材料。
[0028] 接下来，图形化第二硬掩膜层106。该图形化的实施方式为光刻、纳米压印或者数 字造影（DSA)以及之后的干法蚀刻。该图形化的实施方式为光刻以及之后的干法蚀刻时涉 及的工艺步骤包括：在第二硬掩膜层106上形成一光刻胶层；通过曝光、显影等工艺形成图 形化的光刻胶层；以图形化的光刻胶层为掩膜，执行对第二硬掩膜层106的蚀刻，该蚀刻为 干法蚀刻且在露出第一硬掩膜层105时终止；去除光刻胶层，可以采用灰化工艺执行光刻 胶层的去除。为了保证曝光的质量，通常在形成光刻胶层之前，在第二硬掩膜层106上依次 形成有机介质层（0DL)和底部抗反射涂层（BARC):有机介质层的作用是使形成前述各层之 后的半导体衬底100的顶面平坦，底部抗反射涂层的作用是提高曝光的质量，保证显影后 形成具有预期图形的光刻胶层。
[0029] 需要说明的是，在半导体衬底100上形成具有不同宽度尺寸的栅极时，至少执行 一次对第二硬掩膜层106的图形化。此外，可以不形成第二硬掩膜层106,直接实施对第一 硬掩膜层105的图形化，此时，第一硬掩膜层105的材料包括介电材料(例如SiC、SiCN等)、 金属及其氮化物(例如TiN、TaN、Ti等)、多晶硅或者其结合，特别优选的是可以采用化学气 相沉积工艺形成的介电材料。
[0030] 接着，如图1C所示，以图形化的第二硬掩膜层106为掩膜，依次蚀刻第一硬掩膜层 105和牺牲栅电极层104,所述蚀刻在露出覆盖层103时终止。图形化的第二硬掩膜层106 与经过所述蚀刻的第一硬掩膜层105和牺牲栅电极层104共同构成叠层结构107。所述对 第一硬掩膜层105和牺牲栅电极层104蚀刻的蚀刻气体包括HBr、NF 3、Cl2、02、N2等。
[0031] 接着，如图ID所示，形成包围叠层结构107的侧壁材料层108。形成侧壁材料层 108可以采用本领域技术人员所熟习的各种适宜的工艺，例如原位固化工艺，即在执行前述 蚀刻的腔室实施所述固化工艺。形成侧壁材料层108所采用的源气体为CH 4或者SiCl4/02。
[0032] 接着，如图1E所示，蚀刻侧壁材料层108,以在叠层结构107的两侧形成侧壁，同 时，位于半导体衬底100的顶面和叠层结构107的顶部的侧壁材料层108被去除。
[0033] 接下来，依次蚀刻覆盖层103和高k介电层102,所述蚀刻在露出界面层101时终 止。所述对覆盖层103和高k介电层102蚀刻的蚀刻气体包括Cl 2、BC13、NF3、CH4等。
[0034] 接着，如图IF所示，对覆盖层103和高k介电层102实施过蚀刻，以进一步减小覆 盖层103和高k介电层102的宽度。需要说明的是，所述过蚀刻是可选的，且所述过蚀刻结 束后，叠层结构107的宽度仍然小于覆盖层103和高k介电层102的宽度。
[0035] 至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤。接下来，可以 通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完 全相同。根据本发明，可以在半导体衬底上形成具有下述结构特征的伪栅极结构：伪栅极结 构中的覆盖层和高k介电层的宽度大于牺牲栅电极层的宽度，进一步提升最终形成的半导 体器件的性能。
[0036] 参照图2,其中示出了根据本发明示例性实施例的方法形成伪栅极结构的流程图， 用于简要示出整个制造工艺的流程。
[0037] 在步骤201中，提供半导体衬底，在半导体衬底上依次形成高k介电层、覆盖层和 牺牲栅电极层；
[0038] 在步骤202中，在牺牲栅电极层上形成图形化的第一硬掩膜层；
[0039] 在步骤203中，以图形化的第一硬掩膜层为掩膜，蚀刻所述牺牲栅电极层，在所述 覆盖层上形成叠层结构；
[0040] 在步骤204中，形成包围叠层结构的侧壁材料层；
[0041] 在步骤205中，蚀刻侧壁材料层，以在叠层结构的两侧形成侧壁；
[0042] 在步骤206中，依次蚀刻覆盖层和高k介电层。
[0043] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【权利要求】
1. 一种半导体器件的制造方法，包括： 提供半导体衬底，在所述半导体衬底上依次形成高k介电层、覆盖层和牺牲栅电极层； 在所述牺牲栅电极层上形成图形化的第一硬掩膜层； 以所述图形化的第一硬掩膜层为掩膜，蚀刻所述牺牲栅电极层，在所述覆盖层上形成 叠层结构； 形成包围所述叠层结构的侧壁材料层； 蚀刻所述侧壁材料层，以在所述叠层结构的两侧形成侧壁； 依次蚀刻所述覆盖层和所述高k介电层。
2. 根据权利要求1所述的方法，其特征在于，在对所述覆盖层和所述高k介电层的蚀刻 之后，还包括实施过蚀刻的步骤，以进一步减小所述覆盖层和所述高k介电层的宽度。
3. 根据权利要求2所述的方法，其特征在于，所述过蚀刻结束后，所述叠层结构的宽度 小于所述覆盖层和所述高k介电层的宽度。
4. 根据权利要求1所述的方法，其特征在于，在所述高k介电层的下方还形成有界面 层。
5. 根据权利要求4所述的方法，其特征在于，所述界面层的材料包括氧化物。
6. 根据权利要求1所述的方法，其特征在于，所述高k介电层的材料为氧化铪；所述覆 盖层的材料为氮化钛。
7. 根据权利要求1所述的方法，其特征在于，所述第一硬掩膜层的材料包括介电材料、 金属及其氮化物、多晶硅或者其结合。
8. 根据权利要求7所述的方法，其特征在于，所述第一硬掩膜层的材料为采用化学气 相沉积工艺形成的介电材料。
9. 根据权利要求1所述的方法，其特征在于，形成所述侧壁材料层所采用的源气体为 CH4 或者 SiCl4/02。
10. 根据权利要求9所述的方法，其特征在于，采用原位固化工艺形成所述侧壁材料 层。
【文档编号】H01L21/8238GK104103587SQ201310116173
【公开日】2014年10月15日 申请日期:2013年4月3日 优先权日:2013年4月3日
【发明者】王冬江, 何其暘 申请人:中芯国际集成电路制造(上海)有限公司