一种制作半导体器件的方法
【专利摘要】本发明公开了一种制作半导体器件的方法，包括提供半导体衬底；在所述半导体衬底上依次形成刻蚀停止层、超低k介电层、低k过渡层、氧化物硬掩膜层和金属硬掩膜层；图案化所述金属硬掩膜层，以在所述金属硬掩膜层中形成开口；在所述开口的底部和侧壁以及所述金属硬掩膜层上形成氧化物保护层；在所述氧化物保护层上形成图案化的光刻胶层；根据所述图案化的光刻胶层依次刻蚀所述氧化物保护层、所述氧化物硬掩膜层、所述低k过渡层和所述超低k介电层，以形成沟槽。根据本发明的制造工艺可以解决图案化工艺失效的问题，以避免在刻蚀形成的沟槽的底部低k过渡层上形成氮化硅层，以保证后续的一体化刻蚀工艺顺利进行。
【专利说明】一种制作半导体器件的方法
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。
【背景技术】
[0002]随着半导体制造技术越来越精密，集成电路也发生着重大的变革，半导体集成电路芯片的工艺制作利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其互相连接以具有完整的电子功能，目前大多采用在导线之间以介质层作为隔离各金属内连线的介电材料。互连结构用于提供在IC芯片上的器件和整个封装之间的布线。在该技术中，在半导体衬底表面首先形成例如场效应晶体管(FET)的器件，然后在BEOL (集成电路制造后段制程)中形成互连结构，其中BEOL中关键的工艺是间隙填充(Gap-fill)，包括:在各种电接触之间，尤其是在FEOL (集成电路制造前段制程)各步骤过程中制造的半导体之间产生电互连网络。
[0003]随着超大规模集成电路的迅速发展，芯片的集成度越来越高，元器件的尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体工艺制作的影响也日益突出。对于更先进的技术节点的互连来说，工艺的趋势为采用金属硬掩膜(MHM)层刻蚀形成互连层，互连层之间的绝缘层的材料为超低k介电层，金属硬掩膜层用于避免对超低k介电层的损伤，以获得低纵横比的互连结构。然而，通过金属硬掩膜层采用一体化(A10-A11 In One)刻蚀工艺来刻蚀低k介电材料以形成互连结构的半导体器件的制作方法仍面临着很多的挑战。
[0004]在集成电路器件的复杂结构中，不同层之间的粘附力常常太低，导致器件加热过程中出现分层，或者由于通常的芯片封装材料所施加的热力学应力而导致可靠性下降。为了解决金属硬掩膜层和超低k介电层之间较低的粘附力，在金属硬掩膜层和超低k介电层之间形成超低k过渡层。超低k过渡层的材料为八甲基环化四硅氧烷(0MCTS)。在集成电路制造后段制程根据金属硬掩膜采用一体化刻蚀(A1，All-1n-one)工艺进行刻蚀的过程中，由于超低k过渡层中的八甲基环化四硅氧烷中的碳与其它元素形成的键合比较弱，在采用含有氟的气体进行刻蚀时产生含F的聚合物与空气中的湿气相结合或者刻蚀后采用稀释的氢氟酸(DHF)进行清洗时，氟破坏了八甲基环化四硅氧烷中的C-Si键，产生了活跃的S1-键。在一体化刻蚀过程中光刻胶中的有机分布层(ODL)产生的副产氨气与经破坏的八甲基环化四硅氧烷中的S1-键相结合生成S1-N-H-F键，由该化学键组成的材料不能由下游处理工序刻蚀掉，有机分布层的材料为六甲基二硅烷(HMDS)。也就是，刻蚀过程中六甲基二硅烷与低k过渡层发生反应，在沟槽底部低k过渡层上形成氮化硅层，所述氮化硅层阻止了后续对超低k介电层的刻蚀。
[0005]现有技术公开了一种在金属硬掩膜层和超低k过渡层之间形成一定厚度的氧化物硬掩膜层，其材料可以是正硅酸乙酯(TE0S)，因为正硅酸乙酯中的碳含量很低，可以和有机分布层(ODL)接触且不发生反应。从超低k介电层的介电常数k值考虑氧化物硬掩膜层的厚度不能太厚，然而，如果氧化物硬掩膜层的厚度太薄，在超低k过渡层上还会形成氮化娃层，如图1所不，在半导体衬底(未不出)上形成超低k介电层100,在超低k介电层100上形成超低k过渡层101，在超低k过渡层101上形成较薄的氧化物硬掩膜层102，在氧化物硬掩膜层102上形成金属硬掩膜层103，刻蚀金属硬掩膜层103以形成开口。在所述开口和金属硬掩膜层103上形成图案化的光刻胶层104，根据图案化的光刻胶层104进行一体化刻蚀，以形成沟槽105。在沟槽105的底部超低k过渡层上形成氮化硅层106。氮化硅层106阻止采用一体化刻蚀工艺对氧化物硬掩膜层102、超低k过渡层101和超低k介电层的刻蚀。
[0006]因此，目前急需一种制作半导体器件的方法，避免在超低k过渡层上形成氮化硅层，以保证后续的一体化刻蚀工艺的进行。
【发明内容】
[0007]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008]为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括:提供半导体衬底；在所述半导体衬底上依次形成刻蚀停止层、超低k介电层、低k过渡层、氧化物硬掩膜层和金属硬掩膜层；图案化所述金属硬掩膜层，以在所述金属硬掩膜层中形成开口 ；在所述开口的底部和侧壁以及所述金属硬掩膜层上形成氧化物保护层；在所述氧化物保护层上形成图案化的光刻胶层；根据所述图案化的光刻胶层依次刻蚀所述氧化物保护层、所述氧化物硬掩膜层、所述低k过渡层和所述超低k介电层，以形成沟槽。
[0009]优选地，采用原子层沉积工艺沉积形成所述氧化物保护层。
[0010]优选地，所述氧化物保护层的材料为碳氧化硅，所述氧化物保护层的厚度为Inm至 4nm。
[0011]优选地，还包括在根据所述图案化的光刻胶层进行刻蚀形成所述沟槽之后去除所述图案化的光刻胶层的步骤。
[0012]优选地，还包括在去除所述图案化的光刻胶层之后根据所述开口依次刻蚀所述氧化物保护层、所述氧化物硬掩膜层、所述低k过渡层、所述超低k介电层和所述刻蚀停止层的步骤。
[0013]优选地，采用一体化刻蚀工艺进行刻蚀。
[0014]优选地，所述氧化物硬掩膜层的材料为正硅酸乙酯。
[0015]优选地，所述金属硬掩膜层的材料为氮化钛。
[0016]优选地，还包括在形成所述图案化的光刻胶层之后进行显影后检查工艺的步骤。
[0017]优选地，还包括在形成所述开口之后执行湿法清洗的步骤。
[0018]综上所示，根据本发明的制造工艺可以解决图案化工艺失效的问题，采用原子层沉积形成的氧化物保护层可以将光刻胶层和低k过渡层以及氧化物硬掩膜层隔离开，避免在刻蚀形成的沟槽的底部低k过渡层上形成氮化硅层，以保证后续的一体化刻蚀工艺顺利进行。
【专利附图】
【附图说明】
[0019]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0020]图1为根据现有技术进行一体化刻蚀工艺时产生的图案化工艺失效的示意图；
[0021]图2A-2E为根据本发明一个实施方式采用一体化刻蚀工艺制作互连结构的相关步骤所获得的器件的剖视图；
[0022]图3为根据本发明一个实施方式采用一体化刻蚀工艺制作互连结构的工艺流程图。
【具体实施方式】
[0023]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0024]为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何采用原子沉积形成氧化物保护层的方法来解决采用一体化刻蚀时图案化工艺失效的问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。
[0025]为了避免图案化工艺失效的问题，本发明提出了一种采用原子沉积形成氧化物保护层的制作方法。参照图2A至图2E，示出根据本发明一个方面的实施例的相关步骤的剖视图。
[0026]如图2A所示，提供半导体衬底(未示出)，在半导体衬底上沉积形成刻蚀停止层200,其材料为含碳的氮化娃(NDC),制备的方法可选用化学气相沉积(CVD)。作为一个实例，在进行化学气相沉积时，功率为200?400W，加热使腔体内的温度至300?400°C，腔体内的压力为2?5Torr，采用的三甲基硅烷(3MS)或者四甲基硅烷(4MS)的气体流量为100?200立方厘米/分钟(sccm)，He的气体流量为350?450立方厘米/分钟(sccm)，NH3气体流量为300?500立方厘米/分钟(sccm)，沉积时间持续3s。然后，在刻蚀停止层200上沉积超低k介电层201，制备的方法可选用旋涂覆盖(SOD)和化学气相沉积(PECVD)。超低k介电层201包括有机硅酸盐玻璃(OSG)和其它超低k材料。然后在超低k介电层201上形成低k过渡层202，采用物理气相沉积(PVD)或者等离子增强化学气相沉积(PECVD)，作为一个实例，在进行物理气相沉积工艺时，加热使腔体内的温度至250?400°C之间，进行30?80s的反应，低k过渡层202的材料为四甲基四乙烯基环四硅氧烷(TMCTS)、八甲基环化四硅氧烷(OMCTS)或者二乙基甲硅烷(DEMS)等其他环或者非环硅烷和硅氧烷，低k过渡层202的材料优选八甲基环化四硅氧烷。在低k过渡层202上形成氧化物硬掩膜层203，其材料可以是含碳量较少的材料，氧化物硬掩膜层203的材料优选正硅酸乙酯(TE0S)，氧化物硬掩膜层203的厚度小于500埃。在氧化物硬掩膜层203上形成金属硬掩膜层204，采用物理气相沉积(PVD)。作为一个实例，在进行物理气相沉积工艺时，加热使腔体内的温度至250?400°C之间，进行30?80s的反应，使生成的金属硬掩膜层204的厚度范围为50埃?500埃，金属硬掩膜层207材料可以为氮化钛(TiN)、氮化铝(AlN)和氮化硼(BN)材料，其优选氮化钛。接着，在金属硬掩膜层204上形成底部抗反射涂层和具有图案的光刻胶层，根据图案化的光刻胶层刻蚀所述金属硬掩膜层204以形成开口 205，以露出氧化物硬掩膜层203，可以采用干法刻蚀所述金属硬掩膜层204，优选采用含有氟的气体进行刻蚀。然后，采用灰化工艺去除所述底部抗反射涂层和具有图案的光刻胶层。最后，采用湿法清洗工艺处理所述开口 205，以去除残留在开口 205中的聚合物，湿法清洗优选采用稀释的氢氟酸溶液。
[0027]如图2B所示，在开口 205和金属硬掩膜层204上形成氧化物保护层206。可以采用原子层沉积工艺形成氧化物保护层，氧化物保护层206的材料可以为氧化硅、氧化铝、氧化钛或者碳氧化硅。其中，氧化物保护层206的材料优选碳氧化硅。氧化物保护层206的厚度为Inm至4nm。作为一个实例,在反应室内通入碳源和娃源的前驱体气体一段时间,先使金属前驱体吸附在半导体衬底的表面，然后通入惰性气体，例如氩气，吹除反应室内多余的前驱体气体，接着在反应室内通入臭氧，使臭氧与吸附在半导体表面的碳和硅的前驱体反应生成氧化物，再次，通入惰性气体，进行吹除。最终在半导体的上形成碳氧化硅层。
[0028]如图2C所示，在氧化物保护层206上形成底部抗反射涂层(未示出)和图案化的光刻胶层207。采用显影后检查(after develop inspect1n,ADI)显影制程完成后的半导体衬底，以确保该光刻阶段的显影制程合乎规格要求。具体的，在半导体衬底上形成图案化的光刻胶之后，对所述光刻胶层进行检查，包括对光刻胶层的覆盖、对准、曝光、显影等一一检查，并判断光光刻胶性能是否满足工艺规范要求。
[0029]图2D所示，根据图案化的光刻胶207依次局部(paritial)刻蚀氧化物保护层206、氧化物硬掩膜层203、低k过渡层202和超低k介电层201，以形成沟槽208。可以采用干法刻蚀工艺刻蚀上述薄膜堆，干法蚀刻工艺包括但不限于:反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。在采用干法刻蚀金属硬掩膜层207之后，可执行一软湿法清洗(soft WET)步骤以去除残余物。接着，去除光刻胶层207和底部抗反射涂层以形成沟槽208，沟槽208的结构为锥形的(taper)沟槽。其中，使用灰化工艺剥离去除光刻胶207和底部抗反射涂层，可以采用氮气/氧气或者氯气/氧气的混合气体进行所述灰化工艺。
[0030]如图2E所示，根据金属硬掩膜层204中的开口 205采用一体化刻蚀工艺(ΑΙ0，allin one)依次刻蚀氧化物保护层206、氧化物硬掩膜层203、低k过渡层202、超低k介电层201和刻蚀停止层202，以形成锥形的沟槽209。所述沟槽209位于半导体衬底的上方，且露出所述半导体衬底，锥形的沟槽209有助于后续的金属的填充工艺。可以采用干法刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。例如，等离子体刻蚀，刻蚀气体包括氯化硼、氯气，和一些添加气体如氮气、氩气。所述氯化硼和氯气的流量范围可为O?150立方厘米/分钟(sccm)和50?200立方厘米/分钟(sccm)，反应室内压力可为5 ?20 毫托(mTorr)。
[0031]参照图3，示出了根据本发明一个实施方式采用一体化刻蚀工艺制作互连结构的工艺流程图，用于简要示出整个制造工艺的流程。
[0032]在步骤301中，在提供一半导体衬底，在半导体衬底上沉积形成刻蚀停止层，在刻蚀停止层上沉积形成超低k介电层，在超低k介质层上形成低k过渡层，在低k过渡层上形成氧化物硬掩膜层，在氧化物硬掩膜层上形成金属硬掩膜层。
[0033]在步骤302中，在金属硬掩膜层上形成底部抗反射涂层和具有图案的光刻胶层，根据图案化的光刻胶层刻蚀所述金属硬掩膜层以形成开口，以露出氧化物硬掩膜层，然后，采用灰化工艺去除所述底部抗反射涂层和具有图案的光刻胶层。最后，采用湿法清洗工艺处理所述开口，以去除残留在开口中的聚合物。
[0034]在步骤303中，采用原子层沉积工艺在所述开口和金属硬掩膜层上形成氧化物保护层。
[0035]在步骤304中，在氧化物保护层上形成底部抗反射涂层和图案化的光刻胶层。采用显影后检查显影制程完成后的半导体，以确保该光刻阶段的显影制程合乎规格要求。
[0036]在步骤305中，根据图案化的光刻胶依次局部(paritial)刻蚀氧化物保护层、氧化物硬掩膜层、低k过渡层和超低k介电层。接着，采用灰化工艺去除光刻胶层和底部抗反射涂层，以形成第一锥形的沟槽。
[0037]在步骤306中，根据图案化的金属硬掩膜层中的开口采用一体化刻蚀工艺依次刻蚀氧化物保护层、氧化物硬掩膜层、低k过渡层、超低k介电层和刻蚀停止层，以形成第二锥形的沟槽。
[0038]综上所示，本发明提出了一种解决图案化工艺失效的问题的方法。根据本发明的制造工艺采用原子层沉积形成的氧化物保护层可以将光刻胶层和低k过渡层以及氧化物硬掩膜层隔离开，避免在刻蚀形成的沟槽的底部低k过渡层上形成氮化硅层，以使后续的一体化刻蚀工艺顺利进行。同时，根据本发明的制作方法可以得到较小的关键尺寸和锥形的沟槽结构，其有助于后续的金属填充间隙工艺的进行。
[0039]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。
【权利要求】
1.一种制作半导体器件的方法，包括: 提供半导体衬底； 在所述半导体衬底上依次形成刻蚀停止层、超低k介电层、低k过渡层、氧化物硬掩膜层和金属硬掩膜层； 图案化所述金属硬掩膜层，以在所述金属硬掩膜层中形成开口 ； 在所述开口的底部和侧壁以及所述金属硬掩膜层上形成氧化物保护层； 在所述氧化物保护层上形成图案化的光刻胶层； 根据所述图案化的光刻胶层依次刻蚀所述氧化物保护层、所述氧化物硬掩膜层、所述低k过渡层和所述超低k介电层，以形成沟槽。
2.如权利要求1所述的方法，其特征在于，采用原子层沉积工艺沉积形成所述氧化物保护层。
3.如权利要求1所述的方法，其特征在于，所述氧化物保护层的材料为碳氧化硅，所述氧化物保护层的厚度为Inm至4nm。
4.如权利要求1所述的方法，其特征在于，还包括在根据所述图案化的光刻胶层进行刻蚀形成所述沟槽之后去除所述图案化的光刻胶层的步骤。
5.如权利要求4所述的方法，其特征在于，还包括在去除所述图案化的光刻胶层之后根据所述开口依次刻蚀所述氧化物保护层、所述氧化物硬掩膜层、所述低k过渡层、所述超低k介电层和所述刻蚀停止层的步骤。
6.如权利要求5所述的方法，其特征在于，采用一体化刻蚀工艺进行刻蚀。
7.如权利要求1所述的方法，其特征在于，所述氧化物硬掩膜层的材料为正硅酸乙酯。
8.如权利要求1所述的方法，其特征在于，所述金属硬掩膜层的材料为氮化钛。
9.如权利要求1所述的方法，其特征在于，还包括在形成所述图案化的光刻胶层之后进行显影后检查工艺的步骤。
10.如权利要求1所述的方法，其特征在于，还包括在形成所述开口之后执行湿法清洗的步骤。
【文档编号】H01L21/768GK104241193SQ201310237598
【公开日】2014年12月24日 申请日期:2013年6月17日 优先权日:2013年6月17日
【发明者】韩秋华 申请人:中芯国际集成电路制造(上海)有限公司