晶片对准方法和装置制造方法
【专利摘要】本发明公开了一种晶片对准的方法和装置。该晶片对准方法包括：在待对准晶片上形成对准标记；将对准标记耦合到位于待对准位置的激励源，该耦合引起该对准标记内部的电磁场发生变化；测量表示该对准标记内部的电磁场强度的一个或多个参数；以及将检测到一个或多个参数的最大值的晶片位置作为对准位置。本发明还公开了用于操作该晶片对准方法的装置。本发明的晶片对准方法和装置通过使用针对对准标记的电磁检测辅助手段，来实现晶片的对准。本发明的晶片对准方法特别适用于基于TSV的3D封装。
【专利说明】晶片对准方法和装置
【技术领域】
[0001]本发明涉及半导体芯片封装技术，特别是涉及一种用于3D (三维)封装中的晶片对准方法。
【背景技术】
[0002]在半导体封装【技术领域】，为了增加电子器件功能密度和减少总封装成本，提出了3D封装技术。3D封装的主要特征是将两个或更多芯片(1C，集成电路)垂直堆叠在一起以便占用更少空间。利用3D封装，可以使单个封装体实现更多的功能，并使外围设备PCB的面积进一步缩小。此外，封装的芯片之间的导线长度显著缩短，信号传输速度得以提高，减少了信号时延与线路干扰，进一步提高了电气性能。
[0003]一种典型的3D封装技术中使用包含TSV (Through-Silicon-Via,娃通孔)的衬底。TSV技术是通过在芯片和芯片之间、晶片和晶片之间制作垂直导通，代替边缘引线实现芯片之间互连的技术。通常，在晶片电路图形稀疏的区域刻蚀高纵横比的TSV，并将上下层的TSV焊接在一起，从而提供两晶片间垂直的电接触。传统的电连接中可能需要几厘米的电路径长度，采用此方法仅用几微米即可实现，并且增强了这种回路的性能。
[0004]要实现上述使用TSV的3D封装，一个关键工艺是保持两个待键合晶片之间的对准。由于3D封装中的TSV和IC上其他焊点的体积小、密度高，一旦出现对准失误可能会导致电路连接失败，对器件的电性能产生严重不良的影响。另外，对准的精度越高，TSV互连所占用的晶片面积越小，节省下来的空间可以用于进一步提高电路图形面积。
[0005]目前广泛使用的晶片对准方法是光学对准。通过光学的手段检测各晶片上的对准标记是否匹配，来实现晶片之间的对准。但是实现这类技术存在各种特定工艺限制(例如针对对准标记的材料、硅衬底的掺杂浓度)，或者需要特定的光学检测设备如红外灯、显微镜坐寸ο
[0006]中国专利CN1983591提出了一种晶片间对准的方法和结构。其中分别在待对准晶片中设置电容耦合结构，通过测量对应电容耦合结构组成的电容器的电容量，来保持晶片间的对准。这种方法在对准操作期间有很多具体的约束，例如两晶片必须直接物理接触且两电容耦合结构之间电绝缘，用于对准的电容耦合结构必须为可构成电容器的特定形状，并且必须沿着特定方向来移动晶片以获得对准，因为并非所有的晶片移动方向都是容易检测。这些限制都使得该专利对准方法和结构不能很方便地使用和获得推广。
[0007]如果能提供一种能够克服上述现有技术缺陷的新颖晶片对准方法，无疑是理想的。
【发明内容】
[0008]本发明的第一方面，提出了一种用于实现晶片对准的方法，包括以下步骤:
[0009]a在所述晶片上形成对准标记；
[0010]b将所述对准标记耦合到位于待对准位置的激励源，所述耦合引起电磁场发生变化；
[0011]c测量表示所述耦合的强度的一个或多个参数；
[0012]d将检测到所述一个或多个参数的最大值的晶片位置作为对准位置；以及
[0013]e将所述晶片移动到所述对准位置。
[0014]本发明的第二方面，提出了一种用于实现晶片对准的装置，包括:
[0015]工作台，包括:
[0016]托架，用于承载待对准的晶片，所述晶片上形成有对准标记；以及
[0017]驱动器，用于驱动所述晶片移动；
[0018]激励源，其位于待对准位置并且与所述对准标记相耦合，所述耦合引起电磁场发生变化；
[0019]测量仪，用于测量表示所述耦合的强度的一个或多个参数；以及
[0020]处理器，用于将所述测量仪检测到的所述一个或多个参数的最大值的晶片位置确定为对准位置，并控制所述工作台的驱动器将所述晶片移动到该对准位置。
[0021]根据本发明的晶片对准方法和装置，利用电磁检测辅助手段来实现晶片之间的对准。相对于现有技术中的光对准和电容检测对准，本发明的电磁检测辅助对准操作简便，其中对对准标记的形状、位置、材料等要求低，并且不需要昂贵的检测设备，具有较高的成本效益。
[0022]本发明的晶片对准方法和装置特别适合于使用TSV的晶片级3D封装，可以用于各种面对面、背对背或者面对背的晶片间对准。
【专利附图】
【附图说明】
[0023]通过结合附图来参考下文中对具体实施例的描述，可获得对本发明的原理、特征和优点的更好理解。附图中相同或相应的标号表示相应或相同的部分:
[0024]图1是典型的半导体3D封装的示意性截面图；
[0025]图2是使用TSV的晶片级3D封装的示意性透视图；
[0026]图3是根据本发明的使用TSV的晶片对准的示意性截面图；
[0027]图4是根据本发明的在晶片上设置对准标记的示意性平面图；
[0028]图5是根据本发明的用于实现电磁测量辅助晶片对准的系统的结构示意图；
[0029]图6示出了根据本发明的一个实施例的两个晶片相对于工作台分别对准的示意图；
[0030]图7是根据本发明的测量表示耦合强度的一个或多个参数的值的曲线图；以及
[0031]图8是根据本发明的用于实现晶片对准的方法的示意性流程图。
【具体实施方式】
[0032]如前所述，在使用TSV的晶片级3D封装中，晶片之间的对准是影响整个封装工艺过程的关键因素之一。本发明的一个基本思想是，利用针对晶片上预先设置的对准标记的电磁检测来辅助实现晶片之间的机械对准。由于电磁检测操作方便、结果精确、对检测对象以及检测工具要求简单，因此电磁检测辅助对准方法具有良好的技术前景，可以成为光学对准方法的有效替代，甚至有望取代光学对准方法成为新一代通用对准技术。
[0033]图1所示为一个典型的3D封装结构，其采用了最常见的裸芯片叠层3D封装技术。在该技术中，先将生长凸点的合格芯片倒扣并焊接在薄膜衬底上，这种薄膜衬底的材质例如为陶瓷或环氧玻璃，其上有导体布线，内部也有互连焊点，两侧还有外部互连焊点，然后再将多个薄膜衬底进行叠装互连。
[0034]如图所示，示意性地示出了三个叠层，每个叠层包括芯片10、填料20、焊点30、以及衬底40。在进行3D封装时，首先将生长凸点的合格芯片10倒扣并焊接在薄膜衬底40上。薄膜衬底40的材料例如是S1、Ge、绝缘体上硅SO1、绝缘体上锗G01、AL203、陶瓷或环氧玻璃等。然后再进行下填料，例如可以在芯片与衬底之间0.05mm的缝隙内填入填料20如环氧树脂胶。最后，将生长有凸点的衬底叠装在一起，该衬底上的凸点是焊点30，其成分可以为Pb/Sn或Sn/Ag。图1所示仅仅是示例性的，实际上，进行叠层3D封装的晶片的数目可以是更少或更多个，其具体的叠层结构也可以有不同的形式。
[0035]图2示出了使用TSV的晶片级3D封装的示意性透视图。图中示出了两个需要叠装在一起的晶片10a与100b，其中晶片10a与10b均使用了 TSV作为用于进行电互连的结构。如图所不，在晶片10a和10b内部、电路图形稀疏的区域(例如晶片边缘)制作闻纵横比的TSV (参见图中多个小圆柱体)。该TSV从顶到底地穿透晶片，中间填充诸如金属之类的导电材料。该TSV的制作可以在芯片制造工艺的不同阶段完成。既可以在形成集成电路之前形成该TSV，此种TSV形成方法称为“Via First”(先通孔);也可以在形成集成电路之后形成该TSV，此种TSV形成方法称为“Via Last”(后通孔)。一般而言，TSV技术包含以下的基本工艺步骤=TSV形成、TSV隔离、晶种层和阻挡层沉积、用导电材料进行TSV填充以及再分布与修整。当对包含TSV的晶片进行3D叠装时，通过例如焊接工艺将两晶片的TSV键合在一起，从而实现两晶片的电互连。上下层晶片的相应TSV之间需要精确对准，以提供上下层晶片上电路之间的正确连接。相反，对准失误将可能导致后续的键合工艺不能完成，从而整个3D封装失败或者封装后器件的电性能严重降级。
[0036]在本发明的另一个实施例(参考图3)中，可能仅上面的晶片10a具有TSV,其下部末端突出于该晶片10a的下表面。而下面的晶片10b并不使用TSV，仅包含相应的布线和焊点，由下面晶片的上表面上突出的焊点来与上面晶片的TSV连接以实现上下层晶片之间的电互连。
[0037]为了清楚起见，图2中仅示出了两个封装的晶片，叠装在一起的晶片个数当然可以是二个或更多。
[0038]图3示出了根据本发明的一个实施例的使用TSV的晶片对准的示意性透视图。上面的晶片10a中包含多个用于电互连的TSV102a，下面的晶片10b在上表面上包含突出的焊点103b。如上所述，在进行封装键合时，将上面晶片10a的TSV102a与下面晶片10b的焊点103b键合在一起以提供上下层晶片之间的电互连。
[0039]在晶片10a的下表面和晶片10b的上表面，分别设置了对准标记1la和101b。本发明中晶片之间的对准，即是通过晶片上的对准标记1la和1lb之间的对准来实现的。图中仅示意性地示出了晶片上的一个对准标记，实际上，对准标记可以是多个，并且多个对准标记之间可以相互连接。此外，图3中示出了上下晶片具有形状相同的对准标记，实际上，要对准的各晶片上的对准标记不需要具有完全对应的图案和分布。
[0040]应当理解，由于使用了贯穿晶片厚度的TSV，本发明的对准标记可以设置在晶片的背面，也可以设置在晶片的正面。因此，本发明的对准方法可以适用于晶片的面对面、背对背或者面对背对准。在下文中将结合图4对对准标记的设置进行更详细的说明。
[0041]图4示出了根据本发明的在晶片上设置对准标记的示意性平面图。图中分别示出了四个晶片100a、100b、10c和100d，每个晶片上分别形成有对准标记101a、101b、1lc和101d。如图所示，对准标记1la-1Old可以是任何形状，诸如圆形、方形、十字形、不规则形状等。如晶片10c所示，单独的对准标记1lc之间还可以相互连通。这些对准标记1la-1Old可以位于衬底上不用于电路图形的任何位置，优选地，其位于靠近衬底边缘的区域中，以赋予更大的电路空间设计自由度。对准标记可以如在晶片100a、100b和10c的例子中的对准标记101a、101b和1lc—样，呈对称图形分布；也可以如在晶片10d的例子中一样，呈非对称图形分布。对准标记1la-1Old的数目可以是任意的数目。应当理解，在可用于放置对准标记的空间固定的情况下，对准标记的数目与其大小成反比。如果对准标记小而且多，则对晶片之间的相对移动更加敏感，即采集到的测量结果更加精确，从而对准精度也更高。但是对准标记的大小的选择还可能受到周围布线(特别是铜布线)的电磁干扰的限制，因此需要在提高精度和避免干扰的两方面影响因素之间取得折中。
[0042]通常，对准标记1la-1Old可以呈现为图形化的电磁薄膜的形式。该图形化的电磁薄膜可以是任意种类的导电材料或磁材料薄膜。在本发明的一个优选实施例中，对准标记1la-1Old的材料是磁材料,例如可以采用Fe、N1、Co或其合金等。在本发明的另一个优选实施例中，对准标记1la-1Old的材料是任意种类的导电材料，例如Cu、Al、Au、T1、Ta、TiN、TaN导电薄膜。该磁/导电薄膜可以通过现有技术已知的各种工艺形成，如物理气相沉积PVD、化学气相沉积CVD或原子层沉积ALD等。在本发明的一个特别优选的实施例中，对准标记例如可以是掺杂的S1、Ge、SO1、GOI的图形化区域，其可以通过任意种类的离子(诸如B、As、P或In)注入来形成,或者其还可以是通过原位掺杂(in situ doping)或注入来掺杂的多晶硅。上述电磁薄膜的图形化可以通过现有技术中已知的各种工艺来完成，如光亥IJ、刻蚀或者大马士革技术等。
[0043]对准标记的表面可以用诸如Si02或Si304之类的电介质覆盖，以避免可能的金属污染。电介质的沉积可以利用现有技术中已知的各种工艺来实现，如物理气相沉积PVD、化学气相沉积CVD或原子层沉积ALD等。在沉积了电介质之后，还可以对其进行化学机械抛光(CMP)。
[0044]图5示出了根据本发明的用于通过电磁测量辅助方法来进行晶片对准的系统结构的示意图。在本发明的一个实施例中，将待对准的晶片10c保持在专门的夹持装置(未示出)上，该晶片100c上形成有电磁薄膜对准标记101c。由驱动器501驱动该夹持装置移动晶片100c的位置。作为激励源的电感504位于晶片100c需要对准的位置，该位置可以是另一个晶片或者是工作台上的特定位置。驱动器501移动晶片100a，使该晶片上的对准标记1lc与电感504感应耦合。通过外部电路(未示出)在电感504中引入变化的电流，该变化的电流产生磁场，该磁场引起对准标记1la内部的电磁场发生变化。如图所示，测量仪503连接到对准标记101c，并测量表示该电磁场变化(其变化强度与该耦合强度直接相关)的参数。在本例中，该参数例如是对准标记1lc内部的互感抗。应当理解,也可以将该测量仪503连接到电感504，测量该电感内部的互感抗。实际上，由于电感504的位置保持不变，因此将测量仪503连接到其上并测量其内部参数可能是更方便的。测量仪503将测量结果发送给处理器502。处理器502根据参数变化(相对于最大值的偏移)确定对准位置，向驱动器501提供控制信号，由其驱动晶片10c移动并达到对准位置。
[0045]在晶片10c相对于激励源504进行移动的过程中，由于激励源504与晶片10c要对准的位置(例如工作台上的规定位置或者已经放置在同一工作台上的另一晶片)共位，因此检测到晶片10c与之耦合最强的位置，即是对准位置。当晶片10c偏离该对准位置，将导致耦合程度下降，晶片10c的对准标记1lc内部的电磁场强度偏离最大值。在本发明的一个优选的实施例中，磁材料的激励源504位于工作台测试区域中心，待对准的晶片10c位于该激励源504的正上方，晶片10c上的磁材料对准标记1lc与激励源504感应耦合。在激励源504内部感应变化的磁场，该变化的磁场将引起对准标记1lc中磁通量变化。通过连接到该对准标记1lc的磁通计，可以测量到该磁通量变化的大小，从而获得耦合最强所对应的对准位置。
[0046]图5中所示的系统结构仅仅是激励源耦合的一个例子。在本发明的另一个实施例中，激励源可以是闭合线圈，其位于工作台的特定区域。两个待对准的晶片分别包括金属材料的回路作为对准标记，分别夹持两个待对准的晶片将其靠近激励源。在该闭合线圈激励源中引入交变电流，该交变电流在两个晶片的对准标记中感应出涡流。两个晶片的对准标记中的涡流产生相同方向的磁场，使得两个晶片的对准标记之间具有吸引性的磁作用力。通过牛顿计等测量仪来测量两晶片之间的磁作用力，可以得到最佳对准位置。在这种情况下，是直接将两个晶片相互对准，而不是将这些晶片分别对准工作台上的某一特定位置。
[0047]应当理解，根据激励源的不同，表征电磁场变化的参数可以不同。这些参数可以是磁场强度、电场强度、电感或电流，也可以是磁作用力。
[0048]激励源可以机械固定到用于承载待对准晶片的工作台上。在本发明的一个特别优选的实施例中，在工作台上提供对准标记，并以该对准标记本身作为激励源。该激励源对准标记可以是带有电荷或带有磁性的，从而对相应的晶片对准标记进行感应激励。晶片对准标记在被激励情况下，其内部电磁场发生变化，该变化由测量仪捕获，并进一步传递给处理器以及驱动电路，最终完成对准。图6示出了两个待对准晶片与工作台分别对准的例子。其中，工作台600上具有对准标记601,该对准标记601本身是电或磁的激励源。通过本发明的对准方法分别将第一晶片10a上的对准标记1la和第二晶片10b上的对准标记1lb与工作台600的对准标记601进行对准，从而得到第一晶片10a与第二晶片10b的对准。
[0049]图7示出了测量参数S相对于相对位置P的曲线图。在一个实施例中，如下执行晶片10a的对准。驱动器相对于待对准位置驱动晶片10a依次通过对应于点A、B、C、D、E、F的相对位置，测量仪分别测量各位置处的参数值。处理器接收这些参数值，并产生相应于点A、B、C、D、E、F的拟合曲线，并找到该拟合曲线的最大点M。处理器确定与最大点M相关的水平轴上的相对位置最接近的相对位置D。作为结果，处理器控制驱动电路将晶片10a移动到该相对位置D，从而完成该晶片10a的对准。
[0050]图8示出了根据本发明的用于实现晶片对准的方法800的示意性流程图。在步骤801处，方法开始。在步骤802处，在待对准晶片上形成对准标记。如上所述，可以通过离子注入工艺在衬底上形成掺杂的S1、Ge、SO1、G0I，通过原位掺杂或注入来形成掺杂的多晶硅，或者通过PVD、CVD或ALD等沉积工艺在衬底上形成金属材料或磁材料的电磁薄膜。然后，通过光刻、刻蚀或者大马士革技术对电磁薄膜或掺杂区域进行图形化。可选地，可以在对准标记的表面覆盖电介质，诸如Si02或Si304，以避免金属被氧化。在沉积了电介质之后，可以通过化学机械抛光工艺对其表面进行平坦化处理。
[0051]在步骤803处，将对准标记耦合到激励源。在本发明的一种实现中，在工作台上预先设定晶片需要对准的位置，激励源与该位置共位。当以上述方法将晶片对准该位置之后，以同样的过程对第二晶片进行对准。当两个晶片都相对于该位置对准，则两个晶片之间是对准的。
[0052]在本发明的另一种实现中，预先将第一晶片固定在工作台上。激励源与该第一晶片共位，则认为第二晶片与激励源耦合最强的位置是该晶片与第一晶片对准的位置。
[0053]该激励源可以机械固定于工作台的托架上，驱动器控制夹台将晶片移动靠近激励源，晶片上的电磁对准标记与激励源感应耦合。通过外部电路在激励源中引入变化的电流或磁场，该变化的电流或磁场将引起对准标记内部的电磁场产生变化。在互感耦合的情况下，该对准标记内部的磁场变化还可能在激励源方面感应出互感抗。相关参数的变化量可以直接反映出激励源与对准标记之间的耦合强度。
[0054]在步骤804处，测量表示该耦合强度的一个或多个参数。根据不同的实现方式，可以测量晶片对准标记或者激励源内部的电磁场参数，诸如磁通、电感或电流，也可以是对准标记之间或者对准标记与激励源之间的磁作用力。
[0055]在步骤805处，处理器将检测到的一个或多个参数的最大值的晶片位置作为对准位置。在这一步骤中，处理器利用采集到的多个参数值绘制拟合曲线，并定位曲线最大值，将最接近该曲线最大值的测量位置作为晶片要移动到的对准位置。
[0056]随后，在步骤806处，处理器控制驱动器将晶片移动到对准位置。
[0057]在步骤807处，过程800结束。至此，第一晶片被放置在预先设定的其需要对准的位置。针对需要叠装的其他晶片分别重复上述过程，直至将所有的晶片相互对准。然后，可以进行对准之后的晶片键合工艺。
[0058]以上对本发明的优选实施例进行了非限制性的描述。本领域技术人员能够理解，在不脱离本发明的构思和范围的情况下，可以对本发明做出许多其它改变和改型。应当理解，本发明不限于所描述的特定实施方式，本发明的范围仅由所附权利要求限定。
【权利要求】
1.一种用于实现晶片对准的方法，包括以下步骤: a在所述晶片上形成对准标记； b将所述对准标记耦合到位于待对准位置的激励源，所述耦合引起电磁场发生变化； c测量表示所述耦合的强度的一个或多个参数； d将检测到所述一个或多个参数的最大值的晶片位置作为对准位置；以及 e将所述晶片移动到所述对准位置。
2.根据权利要求1所述的方法，其中所述对准标记是图形化的薄膜。
3.根据权利要求2所述的方法，其中所述图形化的薄膜是具有掺杂的S1、Ge、SOI或GOI的图形化区域。
4.根据权利要求2所述的方法，其中所述图形化的薄膜是金属或磁材料薄膜。
5.根据权利要求1所述的方法，其中在步骤b中通过电磁耦合将所述对准标记耦合到所述激励源。
6.根据权利要求1所述的方法，其中在步骤b中通过互感耦合将所述对准标记耦合到所述激励源。
7.根据权利要求5或6所述的方法，其中所述激励源是电感、磁力线圈或导电回路。
8.根据权利要求1所述的方法，其中所述一个或多个参数是所述激励源或所述对准标记内部的电场强度、磁场强度、电感或电流，或者是所述对准标记与所述激励源之间的互感抗或互作用力。
9.根据权利要求1所述的方法，其中步骤c进一步包括利用驱动器驱动所述晶片相对于所述激励源移动多个相对位置，分别测量每个位置处的所述一个或多个参数。
10.根据权利要求1所述的方法，其中步骤d进一步包括绘制多个参数值的拟合曲线，并将与最接近曲线峰值的参数值对应的晶片位置确定为对准位置。
11.一种用于实现晶片对准的装置，包括: 工作台，包括: 托架，用于承载待对准的晶片，所述晶片上形成有对准标记；以及 驱动器，用于驱动所述晶片移动； 激励源，其位于待对准位置并且与所述对准标记相耦合，所述耦合引起电磁场发生变化； 测量仪，用于测量表示所述耦合的强度的一个或多个参数；以及处理器，用于将所述测量仪检测到的所述一个或多个参数的最大值的晶片位置确定为对准位置，并控制所述工作台的驱动器将所述晶片移动到该对准位置。
12.根据权利要求11所述的装置，其中所述对准标记是图形化的薄膜。
13.根据权利要求11所述的装置，其中所述图形化的薄膜是具有掺杂的S1、Ge、S0I或GOI的图形化区域。
14.根据权利要求11所述的装置，其中所述图形化的薄膜是金属或磁材料薄膜。
15.根据权利要求11所述的装置，其中所述激励源通过电磁耦合与所述对准标记相耦口 ο
16.根据权利要求11所述的装置，其中所述激励源通过互感耦合与所述对准标记相耦口 ο
17.根据权利要求11所述的装置，其中所述激励源是电感、磁力线圈或导电回路。
18.根据权利要求11所述的装置，其中所述测量仪是测量所述激励源或所述对准标记内部的电场强度、磁场强度、电感或电流，或者是所述对准标记与所述激励源之间的互感抗或互作用力的装置。
19.根据权利要求11所述的装置，所述驱动器驱动所述晶片相对于所述激励源移动多个相对位置，并且所述测量仪分别测量每个位置处的所述一个或多个参数。
20.根据权利要求11所述的装置，其中所述处理器绘制多个参数值的拟合曲线，并将与最接近曲线峰值的参数值对应的晶片位置确定为对准位置。
【文档编号】H01L21/68GK104282607SQ201310285901
【公开日】2015年1月14日 申请日期:2013年7月9日 优先权日:2013年7月9日
【发明者】赵超, 钟汇才 申请人:中国科学院微电子研究所