半导体器件的制备方法
【专利摘要】本发明揭示了一种半导体器件的制备方法，包含提供半导体衬底，所述半导体衬底上形成有场效应晶体管，所述场效应晶体管具有源极区、漏极区、浅掺杂区以及沟道区；去除所述源极区和漏极区中的所述半导体衬底，以在所述源极区和漏极区中形成空腔；在所述空腔中形成第一应变诱发半导体合金层；去除至少部分所述浅掺杂区，以形成空洞；以及在所述第一应变诱发半导体合金层上和所述空洞中形成第二应变诱发半导体合金层，所述第二应变诱发半导体合金层的掺杂浓度高于所述浅掺杂区的掺杂浓度。本发明的半导体器件的制备方法中，所述空洞中的所述第二应变诱发半导体合金层能够降低所述沟道区势垒，从而提高晶体管的电学性能。
【专利说明】半导体器件的制备方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，特别是涉及一种半导体器件的制备方法。
【背景技术】
[0002]大规模集成电路的制造需要大量晶体管元件的供应，这些晶体管元件代表用于设计电路之主要的电路元件。例如，数亿个晶体管可设置在目前可利用的大规模集成电路中。一般而言，目前实行有复数种工艺技术，其中，对于复杂电路(例如微处理器、储存晶片等)而言，由于CMOS技术具有操作速度、电力消耗、成本效益的优越特性，因此CMOS(互补金属氧化物半导体，包括P沟道晶体管与N沟道晶体管，即PMOS与N0MS)技术是目前最有前景的方法。无论是N沟道晶体管或P沟道晶体管，都包括PN接面，该PN接面通过高度掺杂的漏极区域与源极区域与设置在该漏极区域与该源极区域之间的反向(inversely)或微弱(weakly)掺杂沟道区域之间的介面而形成。沟道区域的导电性(conductivity,亦即，导电沟道的驱动电流能力)通过形成在沟道区域附近并通过薄绝缘层而分隔的栅极电极而控制。在由于施加适当的控制电压至栅极电极而形成导电沟道之后，沟道区域的导电性系取决于掺杂物浓度、电荷载子迁移率、以及对于在晶体管宽度方向中沟道区域的既定延伸(given extens1n)而言的在源极与漏极区域之间的距离(也称为沟道长度)。因此，沟道长度的减少，以及与其关联的沟道电阻率(resistivity)的减少，是用于大规模集成电路之操作速度的增加的主要设计标准。
[0003]然而，随着关键尺寸(Critical Dimens1n,简称⑶)的持续减小，需要调适且可能需要高度复杂工艺技术的新发展，而且也可能由于迁移率的下降而造成较不明显的性能增益(performance gain),所以已有人建议通过增加对于既定沟道长度的沟道区域中的电荷载子迁移率而提升晶体管元件的沟道导电性，因此能够达到可与需要极度缩放比例(scaled)的关键尺寸的技术标准的发展匹敌的性能改善(performance improvement),同时避免或至少延迟与装置缩放比例关联的许多工艺调适(adaptat1n)。
[0004]一种增加电荷载子迁移率的有效方法是对沟道区域中的晶格结构(latticestructure)进行修改，例如，在沟道区域附近产生拉伸或压缩应力以制造在沟道区域中的相应应变，其分别造成电子与空穴的迁移率发生改变。例如，对于衬底为硅材料的晶体(crystallographic)而言,在沟道区域中产生拉伸应变会增加电子的迁移率,并可直接转变成在导电性的相应增加。另一方面，在沟道区域中的压缩应变可增加空穴的迁移率，因此可以提升P型晶体管的性能。将应力或应变工程引入大规模集成电路制造是相当有前景的方法，因为应变硅可视为“新”类型的半导体材料，其可制造快速强大的半导体装置而不需要昂贵的半导体材料，同时仍可使用许多广为接受的制造技术。
[0005]由于紧邻着沟道区域的硅锗材料可以诱发(induce)可造成相应应变的压缩应力，因此，在现有技术的CMOS制造技术中，e-SiGe (embedded SiGe，嵌入硅锗)在沟道区域中加入压应力(compressive stress)使得PMOS的性能得到明显改善的技术已经被广泛应用。具体地，将硅锗材料形成在晶体管的漏极与源极区域中，其中，受压缩应变的漏极与源极区域在邻近的硅沟道区域中产生单轴的应变。当形成硅锗材料时，PMOS晶体管的漏极与源极区域为选择性地去除以形成空腔(cavity)，而NMOS晶体管系被遮罩，接着通过外延生长(epitaxial growth)将娃锗材料选择性地形成在PMOS晶体管中。
[0006]图1a至图1c为现有技术中采用嵌入硅锗的PMOS制造方法中器件结构的示意图，具体过程如下:
[0007]首先，如图1a所示，提供材料为硅的半导体衬底100，所述半导体衬底100上形成有PMOS晶体管110，所述PMOS晶体管110具有源极区111和漏极区112、浅掺杂区113 (亦可称为晕环区域，halo reg1n)以及沟道区114 ;
[0008]接着，去除所述源极区111和漏极区112中的所述半导体衬底100，以在所述源极区111和漏极区112中形成空腔120。所述空腔120邻近所述沟道区114 一侧的边缘由所述半导体衬底100的第一晶体方向(110)和第二晶体方向(111)界定。由于所述半导体衬底100为硅衬底，所以，所述空腔120邻近所述沟道区114 一侧的边缘呈钻石形状(Diamond-shaped)，即所述空腔120邻近所述沟道区114 一侧的边缘呈“ Σ ”形状，如图1b所示；
[0009]然后，如图1c所示，在所述空腔120中形成应变诱发半导体合金层130，即e-SiGe。所述应变诱发半导体合金层130的引入，在所述沟道区114中加入压应力，使得PMOS晶体管110的空缺迁移率增加，从而提高PMOS晶体管110的性能。
[0010]然而，在实际操作中，由于所述空腔120邻近所述沟道区114 一侧的边缘呈“Σ”形状，如图1b所示，使得所述浅掺杂区113的面积减小，所以，在最终形成的器件结构中，如图1c所示，所述浅掺杂区113的面积减小，从而造成所述沟道区114的势垒增大，影响PMOS晶体管110的导通。
【发明内容】
[0011]本发明的目的在于，提供一种半导体器件的制备方法，能够解决现有技术中嵌入应变诱发半导体合金层的场效应晶体管存在的沟道区势垒增大的问题，从而提高晶体管的电学性能。
[0012]为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括:
[0013]提供半导体衬底，所述半导体衬底上形成有场效应晶体管，所述场效应晶体管具有源极区、漏极区、浅掺杂区以及沟道区；
[0014]去除所述源极区和漏极区中的所述半导体衬底，以在所述源极区和漏极区中形成空腔，所述空腔邻近所述沟道区一侧的边缘由所述半导体衬底的第一晶体方向和第二晶体方向界定；
[0015]在所述空腔中形成第一应变诱发半导体合金层；
[0016]去除至少部分所述浅掺杂区，以形成空洞；以及
[0017]在所述第一应变诱发半导体合金层上和所述空洞中形成第二应变诱发半导体合金层，所述第二应变诱发半导体合金层的掺杂浓度高于所述浅掺杂区的掺杂浓度。
[0018]进一步的，所述半导体衬底为硅衬底。
[0019]进一步的，所述场效应晶体管为PMOS晶体管。
[0020]进一步的，所述第一应变诱发半导体合金层和所述第二应变诱发半导体合金层的材料为硅锗合金。
[0021]进一步的，所述第一应变诱发半导体合金层具有第一掺杂浓度的III族元素，所述第二应变诱发半导体合金层具有第二掺杂浓度的III族元素，所述第一掺杂浓度低于第二掺杂浓度。
[0022]进一步的，所述第二应变诱发半导体合金层的材料中锗元素的含量大于所述第一应变诱发半导体合金层的材料中锗元素的含量。
[0023]进一步的，所述场效应晶体管为NMOS晶体管。
[0024]进一步的，所述第一应变诱发半导体合金层和所述第二应变诱发半导体合金层的材料为娃碳合金。
[0025]进一步的，所述第一应变诱发半导体合金层具有第三掺杂浓度的V族元素，所述第二应变诱发半导体合金层具有第四掺杂浓度的V族元素，所述第三掺杂浓度低于第四掺杂浓度。
[0026]进一步的，所述第二应变诱发半导体合金层的材料中碳元素的含量大于所述第一应变诱发半导体合金层的材料中碳元素的含量。
[0027]进一步的,所述第一应变诱发半导体合金层的底部厚度为15nm?30nm。
[0028]进一步的，采用第一干法刻蚀去除所述源极区和漏极区中的所述半导体衬底，其中，所述第一干法刻蚀的刻蚀气体为氧气与氢气，或六氟丁二烯。
[0029]进一步的，采用第一湿法刻蚀去除所述源极区和漏极区中的所述半导体衬底，其中，所述第一湿法刻蚀的刻蚀液为硝酸、四甲基氢氧化氨或醋酸。
[0030]进一步的，采用第二干法刻蚀去除至少部分所述浅掺杂区，其中，所述第二干法刻蚀的刻蚀气体为氧气与氢气，或六氟丁二烯。
[0031]进一步的，采用第二湿法刻蚀去除至少部分所述浅掺杂区，其中，所述第二湿法刻蚀的刻蚀液为硝酸、四甲基氢氧化氨或醋酸。
[0032]进一步的，采用外延工艺在所述空腔中形成第一应变诱发半导体合金层。
[0033]进一步的，采用外延工艺在所述第一应变诱发半导体合金层上和所述空洞中形成第二应变诱发半导体合金层。
[0034]与现有技术相比，本发明提供的半导体器件的制备方法具有以下优点:所述半导体器件的制备方法包含先在所述空腔中形成第一应变诱发半导体合金层，然后，去除至少部分所述浅掺杂区，以形成空洞，之后，在所述第一应变诱发半导体合金层上和所述空洞中形成第二应变诱发半导体合金层，与现有技术相比，本发明的半导体器件的制备方法，先在所述空腔中形成第一应变诱发半导体合金层，由于所述第一应变诱发半导体合金层生长的特性，所述第一应变诱发半导体合金层在所述浅掺杂区的边缘生长的比较薄，所以，随后可以去除至少部分所述浅掺杂区，以形成空洞，使得之后制备的第二应变诱发半导体合金层可以形成在所述空洞中，由于所述第二应变诱发半导体合金层的掺杂浓度高于所述浅掺杂区的掺杂浓度，所以，所述空洞中的所述第二应变诱发半导体合金层能够降低所述沟道区势垒，从而提高晶体管的电学性能。
【专利附图】
【附图说明】
[0035]图1a至图1c为现有技术中采用嵌入硅锗的PMOS制造方法中器件结构的示意图；
[0036]图2为本发明一实施例中半导体器件的制备方法的流程图；
[0037]图3a至图3e为本发明一实施例中半导体器件的制备方法中器件结构的示意图。
【具体实施方式】
[0038]下面将结合示意图对本发明的半导体器件的制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
[0039]为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0040]在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0041]本发明的核心思想在于，提供一种半导体器件的制备方法，所述半导体器件的制备方法包含先在所述空腔中形成第一应变诱发半导体合金层，由于所述第一应变诱发半导体合金层生长的特性，所述第一应变诱发半导体合金层在所述浅掺杂区的边缘生长的比较薄，随后，去除至少部分所述浅掺杂区，以形成空洞，使得之后制备的第二应变诱发半导体合金层可以形成在所述空洞中，由于所述第二应变诱发半导体合金层的掺杂浓度高于所述浅掺杂区的掺杂浓度，所以，所述空洞中的所述第二应变诱发半导体合金层能够降低所述沟道区势垒，从而提高晶体管的电学性能。
[0042]具体的，结合上述核心思想，本发明提供的半导体器件的制备方法，包括:
[0043]步骤S11，提供半导体衬底，所述半导体衬底上形成有场效应晶体管，所述场效应晶体管具有源极区和漏极区、浅掺杂区以及沟道区；
[0044]步骤S12，去除所述源极区和漏极区中的所述半导体衬底，以在所述源极区和漏极区中形成空腔，所述空腔邻近所述沟道区一侧的边缘由所述半导体衬底的第一晶体方向和第二晶体方向界定；
[0045]步骤S13，在所述空腔中形成第一应变诱发半导体合金层；
[0046]步骤S14，去除至少部分所述浅掺杂区，以形成空洞；
[0047]步骤S15，在所述第一应变诱发半导体合金层上和所述空洞中形成第二应变诱发半导体合金层，所述第二应变诱发半导体合金层的掺杂浓度高于所述浅掺杂区的掺杂浓度。
[0048]以下列举所述半导体器件的制备方法的几个实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
[0049]以下结合图2和图3a至图3e，具体说明本发明的半导体器件的制备方法。其中，图2为本发明一实施例中半导体器件的制备方法的流程图，图3a至图3e为本发明一实施例中半导体器件的制备方法中器件结构的示意图。
[0050]首先，进行步骤S11，提供半导体衬底200，所述半导体衬底200上形成有场效应晶体管210，所述场效应晶体管210具有源极区211和漏极区212、浅掺杂区213以及沟道区214，如图3a所示。在本实施例中，所述半导体衬底200为硅衬底，但所述半导体衬底200并不限于为硅衬底，如所述半导体衬底200还可以为硅锗衬底或硅碳衬底等，亦在本发明的思想范围之内。在本实施例中，所述场效应晶体管210为PMOS晶体管。
[0051]接着，进行步骤S12，去除所述源极区211和漏极区212中的所述半导体衬底200，以在所述源极区211和漏极区212中形成空腔220。所述空腔220邻近所述沟道区114 一侧的边缘由所述半导体衬底200的第一晶体方向(110)和第二晶体方向(111)界定。由于所述半导体衬底200为硅衬底，所以，所述空腔220邻近所述沟道区214 —侧的边缘呈钻石形状(Diamond-shaped)，即所述空腔220邻近所述沟道区214 —侧的边缘呈“ Σ ”形状，如图3b所示。
[0052]在本实施例中，可以采用第一干法刻蚀或第一湿法刻蚀去除所述源极区211和漏极区212中的所述半导体衬底200，其中，所述第一干法刻蚀的刻蚀气体为氧气与氢气，或六氟丁二烯，所述第一湿法刻蚀的刻蚀液为硝酸、四甲基氢氧化氨或醋酸中的一种。
[0053]随后，进行步骤S13，采用外延工艺在所述空腔220中形成第一应变诱发半导体合金层231。由于硅衬底的晶体方向，所述第一应变诱发半导体合金层231沿着所述空腔220的形状的生长，在最终形成的所述第一应变诱发半导体合金层231中，靠近所述沟道区214的所述第一应变诱发半导体合金层231的生长速度低于所述第一应变诱发半导体合金层231底部的生长速度，最终，使得靠近所述沟道区214的所述第一应变诱发半导体合金层231 (如图3c圆形区域所示)的厚度低于所述第一应变诱发半导体合金层231底部的厚度，如图3c所示。
[0054]由于在本实施例中，所述半导体衬底200为硅衬底，所述场效应晶体管210为PMOS晶体管，所以，所述第一应变诱发半导体合金层231的材料为硅锗合金，可以很好地为所述场效应晶体管210的所述沟道区214加入压应力。较佳的，所述第一应变诱发半导体合金层231具有轻掺杂的III族元素，例如硼元素等，掺杂浓度可以为1E18?1E20。较佳的，所述第一应变诱发半导体合金层231的底部厚度为15nm?30nm，从而可以保证靠近所述沟道区214的所述第一应变诱发半导体合金层231 (如图3c圆形区域所示)的厚度小于10nm，从而使得在步骤S14中，可以顺利地形成空洞。但所述第一应变诱发半导体合金层231的底部厚度并不限于为15nm?30nm，所述第一应变诱发半导体合金层231的厚度可以更薄或更厚，只要控制步骤S14的刻蚀速度以及刻蚀时间，如，可以增加刻蚀时间，以去除过厚的所述第一应变诱发半导体合金层231，亦可以形成空洞，亦在本发明的思想范围之内。
[0055]然后，进行步骤S14，去除至少部分所述浅掺杂区213，以形成空洞221，如图3d所示。在本步骤中，对硅的刻蚀速率高于对硅锗的刻蚀速率，则去除硅的速度高于去除硅锗的速度，最终，在所述浅掺杂区213中形成所述空洞221，并可以保留所述第一应变诱发半导体合金层231。
[0056]在本实施例中，可以采用第二干法刻蚀或第二湿法刻蚀去除至少部分所述浅掺杂区213，其中，所述第二干法刻蚀的刻蚀气体为氧气与氢气，或六氟丁二烯，所述第二湿法刻蚀的刻蚀液为硝酸、四甲基氢氧化氨或醋酸，可以保证对硅的刻蚀速率高于对硅锗的刻蚀速率。
[0057]步骤S15，采用外延工艺在所述第一应变诱发半导体合金层231上和所述空洞221中形成第二应变诱发半导体合金层232，所述第二应变诱发半导体合金层232的掺杂浓度高于所述浅掺杂区214的掺杂浓度，使得所述空洞221中的掺杂浓度高于原来的所述浅掺杂区213的掺杂浓度，从而可以降低所述沟道区213的势垒，从而提高所述场效应晶体管210的电学性能。
[0058]由于在本实施例中，所述半导体衬底200为硅衬底，所述场效应晶体管210为PMOS晶体管，所以，所述第二应变诱发半导体合金层232的材料为硅锗合金，可以很好地为所述场效应晶体管210的所述沟道区214加入压应力。较佳的，所述第二应变诱发半导体合金层232具有重掺杂的III族元素，例如硼元素等，掺杂浓度可以为1E21?1E22，作为所述场效应晶体管210的源极以及漏极。其中，所述第二应变诱发半导体合金层232的材料中锗元素的含量大于所述第一应变诱发半导体合金层231的材料中锗元素的含量，并且所述第二应变诱发半导体合金层232的材料中III族元素的含量大于所述第一应变诱发半导体合金层231的材料中III族元素的含量，可以保证所述场效应晶体管210具有更好的电学性能。例如，所述第二应变诱发半导体合金层232的材料中锗元素的含量为1E15?5E15，所述第一应变诱发半导体合金层231的材料中锗元素的含量为1E14?5E14。
[0059]本发明的所述半导体器件的制备方法并不限于上述实施例，例如，所述场效应晶体管210还可以为NMOS晶体管，当所述场效应晶体管210还可以为NMOS晶体管时，所述第一应变诱发半导体合金层231和所述第二应变诱发半导体合金层232的材料为硅碳合金，以为所述场效应晶体管210的所述沟道区214加入拉应力。所述第一应变诱发半导体合金层231具有轻掺杂的V族元素，例如磷元素等，掺杂浓度可以为1E18?1E20，所述第二应变诱发半导体合金层232具有重掺杂的V族元素，例如磷元素等，掺杂浓度可以为1E21?1E22，所述第二应变诱发半导体合金层232的材料中碳元素的含量大于所述第一应变诱发半导体合金层231的材料中碳元素的含量，例如，所述第二应变诱发半导体合金层232的材料中碳元素的含量为1E15?5E15，所述第一应变诱发半导体合金层231的材料中碳元素的含量为1E14?5E14。亦可以降低所述场效应晶体管210的沟道区214的势垒，从而提高所述场效应晶体管210的电学性能。
[0060]综上所述，本发明提供一种半导体器件的制备方法，所述半导体器件的制备方法包含先在所述空腔中形成第一应变诱发半导体合金层，然后，去除至少部分所述浅掺杂区，以形成空洞，之后，在所述第一应变诱发半导体合金层上和所述空洞中形成第二应变诱发半导体合金层。与现有技术相比，本发明提供的半导体器件的制备方法具有以下优点:
[0061]本发明的半导体器件的制备方法，先在所述空腔中形成第一应变诱发半导体合金层，由于所述第一应变诱发半导体合金层生长的特性，所述第一应变诱发半导体合金层在所述浅掺杂区的边缘生长的比较薄，所以，随后可以去除至少部分所述浅掺杂区，以形成空洞，使得之后制备的第二应变诱发半导体合金层可以形成在所述空洞中，由于所述第二应变诱发半导体合金层的掺杂浓度高于所述浅掺杂区的掺杂浓度，所以，所述空洞中的所述第二应变诱发半导体合金层能够降低所述沟道区势垒，从而提高晶体管的电学性能。
[0062]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1.一种半导体器件的制备方法,包括: 提供半导体衬底，所述半导体衬底上形成有场效应晶体管，所述场效应晶体管具有源极区、漏极区、浅掺杂区以及沟道区； 去除所述源极区和漏极区中的所述半导体衬底，以在所述源极区和漏极区中形成空腔，所述空腔邻近所述沟道区一侧的边缘由所述半导体衬底的第一晶体方向和第二晶体方向界定； 在所述空腔中形成第一应变诱发半导体合金层； 去除至少部分所述浅掺杂区，以形成空洞；以及 在所述第一应变诱发半导体合金层上和所述空洞中形成第二应变诱发半导体合金层，所述第二应变诱发半导体合金层的掺杂浓度高于所述浅掺杂区的掺杂浓度。
2.如权利要求1所述的半导体器件的制备方法，其特征在于，所述半导体衬底为硅衬
。
3.如权利要求2所述的半导体器件的制备方法，其特征在于，所述场效应晶体管为PMOS晶体管。
4.如权利要求3所述的半导体器件的制备方法，其特征在于，所述第一应变诱发半导体合金层和所述第二应变诱发半导体合金层的材料为硅锗合金。
5.如权利要求4所述的半导体器件的制备方法，其特征在于，所述第一应变诱发半导体合金层具有第一掺杂浓度的III族元素，所述第二应变诱发半导体合金层具有第二掺杂浓度的III族元素，所述第一掺杂浓度低于第二掺杂浓度。
6.如权利要求4所述的半导体器件的制备方法，其特征在于，所述第二应变诱发半导体合金层的材料中锗元素的含量大于所述第一应变诱发半导体合金层的材料中锗元素的含量。
7.如权利要求2所述的半导体器件的制备方法，其特征在于，所述场效应晶体管为NMOS晶体管。
8.如权利要求7所述的半导体器件的制备方法，其特征在于，所述第一应变诱发半导体合金层和所述第二应变诱发半导体合金层的材料为娃碳合金。
9.如权利要求8所述的半导体器件的制备方法，其特征在于，所述第一应变诱发半导体合金层具有第三掺杂浓度的V族元素，所述第二应变诱发半导体合金层具有第四掺杂浓度的V族元素，所述第三掺杂浓度低于第四掺杂浓度。
10.如权利要求8所述的半导体器件的制备方法，其特征在于，所述第二应变诱发半导体合金层的材料中碳元素的含量大于所述第一应变诱发半导体合金层的材料中碳元素的含量。
11.如权利要求1-10中任意一项所述的半导体器件的制备方法，其特征在于，所述第一应变诱发半导体合金层的底部厚度为15nm?30nm。
12.如权利要求1-10中任意一项所述的半导体器件的制备方法，其特征在于，采用第一干法刻蚀去除所述源极区和漏极区中的所述半导体衬底，其中，所述第一干法刻蚀的刻蚀气体为氧气与氢气，或六氟丁二烯。
13.如权利要求1-10中任意一项所述的半导体器件的制备方法，其特征在于，采用第一湿法刻蚀去除所述源极区和漏极区中的所述半导体衬底，其中，所述第一湿法刻蚀的刻蚀液为硝酸、四甲基氢氧化氨或醋酸。
14.如权利要求1-10中任意一项所述的半导体器件的制备方法，其特征在于，采用第二干法刻蚀去除至少部分所述浅掺杂区，其中，所述第二干法刻蚀的刻蚀气体为氧气与氢气，或六氟丁二烯。
15.如权利要求1-10中任意一项所述的半导体器件的制备方法，其特征在于，采用第二湿法刻蚀去除至少部分所述浅掺杂区，其中，所述第二湿法刻蚀的刻蚀液为硝酸、四甲基氢氧化氨或醋酸。
16.如权利要求1-10中任意一项所述的半导体器件的制备方法，其特征在于，采用外延工艺在所述空腔中形成第一应变诱发半导体合金层。
17.如权利要求1-10中任意一项所述的半导体器件的制备方法，其特征在于，采用外延工艺在所述第一应变诱发半导体合金层上和所述空洞中形成第二应变诱发半导体合金层。
【文档编号】H01L21/336GK104282570SQ201310285557
【公开日】2015年1月14日 申请日期:2013年7月8日 优先权日:2013年7月8日
【发明者】赵猛 申请人:中芯国际集成电路制造(上海)有限公司