静电放电保护结构的制作方法
【专利摘要】静电放电保护结构，包括基底、接点区、第一金属氧化物半导体元件、第二金属氧化物半导体元件、第一掺杂区以及第二掺杂区。接点区位于基底中。第一金属氧化物半导体元件包括具有第一导电型的第一漏极区，位于基底中。第二金属氧化物半导体元件包括具有第一导电型的第二漏极区，位于基底中。第一漏极区较第二漏极区接近接点区。第一和第二掺杂区均具有第二导电型，分别位于对应的第一和第二漏极区下方。第一掺杂区的面积和/或掺杂浓度大于第二掺杂区的面积和/或掺杂浓度。通过改变掺杂区的面积/掺杂浓度，可修正掺杂区与接点区距离不同造成的差异，使不同区域各寄生双极性晶体管（BJT）的崩溃电压大致相同，便可使各BJT导通时间几乎一致。
【专利说明】静电放电保护结构
【技术领域】
[0001]本发明涉及一种半导体元件，且特别涉及静电放电保护结构。
【背景技术】
[0002]静电放电(electrostatic discharge,ESD)是电荷在非导体或未接地的导体上累积后，经由放电路径，在短时间内快速移动(放电)的现象。静电放电会损害由集成电路的元件构成的电路。举例而言，人体、封装集成电路的机器或测试集成电路的仪器都是常见的带电体，当前述带电体与芯片接触时，即有可能向芯片放电。静电放电的瞬间功率可能造成芯片中的集成电路损坏或失效。
[0003]通常商用集成电路的静电放电耐受度必需通过人体放电模式(HumanBody Model,HBM) 2kV与机器放电模式(Machine Model,丽)200V的测试。为了能够承受如此高电压的静电放电测试，集成电路上的静电放电防护元件常具有大元件尺寸的设计。为了尽可能节省晶粒面积，在布局(layout)上,这种大尺寸的元件通常以指状(mult1-finger)的方式来实现。虽然指状的防护元件能够节省晶粒面积，但这种布局方式常造成元件不均匀导通(non-uniform turn-on)的问题。
【发明内容】
[0004]本发明提供一种静电放电保护结构，可以提升静电放电保护结构的健全性(robustness)。
[0005]本发明提供一种静电放电保护结构，可以使得各寄生BJT的开启时间大致一致。
[0006]本发明提出一种静电放电保护结构，包括基底、接点(pick up)区、第一金属氧化物半导体元件、第二金属氧化物半导体元件、第一掺杂区以及第一掺杂区。接点区，位于上述基底中。第一金属氧化物半导体元件，位于上述基底上，包括具有第一导电型的第一漏极区。第二金属氧化物半导体元件，位于上述基底上，包括具有第一导电型的第二漏极区。上述第一漏极区较上述第二漏极区接近上述接点区。第一掺杂区，具有第二导电型，位于上述第一漏极区下方。第二掺杂区，具有第二导电型，位于上述第二漏极区下方，其中上述第一掺杂区的面积、掺杂浓度或两者大于上述第二掺杂区的面积、掺杂浓度或两者。
[0007]依照本发明一实施例，上述第一导电型为N型，上述第二导电型为P型。
[0008]依照本发明一实施例，上述第一导电型为P型，上述第二导电型为N型。
[0009]依照本发明一实施例，上述第一金属氧化物半导体(MOS)元件与上述第二金属氧化物半导体元件为并列成手指状金属氧化物半导体元件。
[0010]依照本发明一实施例，上述第一金属氧化物半导体元件与上述第二金属氧化物半导体元件为棋格状(Waffle)金属氧化物半导体元件。
[0011]依照本发明一实施例，上述接点区为环状，上述第一金属氧化物半导体元件与上述第二金属氧化物半导体元件位于上述接点区所围的区域之内。
[0012]本发明还提出一种静电放电保护结构，包括:基底、接点区、多个金属氧化物半导体元件、多个掺杂区。接点区，位于上述基底中。多个金属氧化物半导体元件，位于上述基底上，分别具有第一导电型的漏极区。多个掺杂区，具有第二导电型且分别位于各个金属氧化物半导体元件的上述漏极区下方。自远离上述接点区的上述掺杂区至接近上述接点区的上述掺杂区的面积、掺杂浓度或两者逐渐递增。
[0013]依照本发明一实施例，上述第一导电型为N型，上述第二导电型为P型。
[0014]依照本发明一实施例，上述第一导电型为P型，上述第二导电型为N型。
[0015]依照本发明一实施例，上述第一金属氧化物半导体元件与上述第二金属氧化物半导体元件为并列成手指状金属氧化物半导体元件。
[0016]依照本发明一实施例，上述第一金属氧化物半导体元件与上述第二金属氧化物半导体元件为棋格状金属氧化物半导体元件。
[0017]依照本发明一实施例，上述接点区为环状，上述第一金属氧化物半导体元件与上述第二金属氧化物半导体元件位于上述接点区所围的区域之内。
[0018]基于上述，本发明提供一种静电放电保护结构，在漏极区下方设置与其导电型相异的掺杂区可以提升静电放电保护结构的健全性，而且通过改变位于漏极区下方的掺杂区的面积/掺杂浓度，可以修正掺杂区与接点区距离不同所造成的差异，使得各寄生BJT的崩溃电压大致相同，便可以使各BJT的导通时间几乎一致。
[0019]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【专利附图】
【附图说明】
[0020]图1是本发明的一实施例的静电放电保护结构的局部俯视图。
[0021]图2是本发明的一实施例的静电放电保护结构的局部剖面示意图。
[0022]图3是本发明的另一实施例的静电放电保护结构的局部俯视图。
[0023]图4是本发明的另一实施例的静电放电保护结构的局部剖面示意图。
[0024]图5是本发明的又一实施例的静电放电保护结构的俯视。
[0025]【符号说明】
[0026]10:基底
[0027]20:第一金属氧化物半导体元件
[0028]22:第一栅极结构
[0029]24:第一源极区
[0030]24a、26a、34a、36a、50a、74a:接触窗
[0031]26:第一漏极区
[0032]30:第二金属氧化物半导体元件
[0033]32:第二栅极结构
[0034]34:第二源极区
[0035]36:第二漏极区
[0036]40:第一掺杂区
[0037]50:接点(pick up)区
[0038]52:隔离结构
[0039]60:第二掺杂区
[0040]70:第三金属氧化物半导体元件
[0041]74:第三源极区
[0042]80:第四金属氧化物半导体元件
[0043]100a、10b:静电放电保护结构
[0044]110、210:金属氧化物半导体元件
[0045]220、230:栅极结构
[0046]212:源极区
[0047]114、114a、114b、214、214a、214b:漏极区
[0048]140、140a、140b、240、240a、240b:掺杂区
[0049]A^A2:面积
[0050]Pw1、Pw2:宽度
[0051]Pl1、Pl2:长度
【具体实施方式】
[0052]本发明实施例的一种静电放电保护结构，其包括多个金属氧化物半导体元件。在每一个金属氧化物半导体元件的漏极区下方，设置与漏极区导电型相异的掺杂区，以提升静电放电保护结构的健全性。再者，在接近接点(pickup)区的漏极区下方的掺杂区的面积/掺杂浓度大于远离接点区的漏极区下方的掺杂区的面积/掺杂浓度，以使得各寄生BJT的崩溃电压大致相同，进而使各寄生BJT导通时间几乎一致。
[0053]图1是本发明的实施例的静电放电保护结构的局部俯视图。图2是本发明的实施例的静电放电保护结构的局部剖面示意图。
[0054]请先参照图1与2，本发明一实施例的静电放电保护结构10a包括基底10、第一金属氧化物半导体元件20、第二金属氧化物半导体元件30、接点(pick up)区50、第一掺杂区40与第二掺杂区60。第一金属氧化物半导体元件20与第二金属氧化物半导体元件30具有第一导电型通道。接点区50、第一掺杂区40与第二掺杂区60具有第二导电型掺杂。在一实施例中，第一导电型为N型，第二导电型为P型。在另一实施例中，第一导电型为P型，第二导电型为N型。P型掺杂区的掺杂例如是硼或三氟化硼(BF3)。N型掺杂区的掺杂例如是磷或砷。为了清楚描述本实施例，图1与2中以文字标示各区域的导电类型，「+」号表示掺杂浓度较高的区域。然而，本发明并不以图1与2中标示的导电类型为限。
[0055]第一金属氧化物半导体元件20包括第一栅极结构22、第一源极区24与第一漏极区26。第一栅极结构22位于第一源极区24与第一漏极区26之间的基底10上。第一栅极结构22包括第一栅极导体层与第一栅极介电层。第一栅极导体层的材料可以是导体，例如金属或掺杂多晶硅。第一栅极介电层的材料可以是绝缘体，例如氧化硅或介电常数大于4的高介电常数材料。第一栅极结构22还可包括间隙壁，其材料可以是绝缘体，例如氧化硅或氮化娃。第一源极区24与第一漏极区26具有第一导电型,位于基底10之中，其彼此之间具有第一导电型通道，位于第一栅极结构22下方。
[0056]第二金属氧化物半导体元件30包括第二栅极结构32、第二源极区34与第二漏极区36。第二栅极结构32位于第二源极区34与第二漏极区36之间的基底10上。第二栅极结构32包括第二栅极导体层与第二栅极介电层。第二栅极导体层的材料可以是导体，例如金属或掺杂多晶硅。第二栅极介电层的材料可以是绝缘体，例如氧化硅或介电常数大于4的高介电常数材料。第二栅极结构32还可包括间隙壁，其材料可以是绝缘体，例如氧化硅或氮化硅。第二源极区34与第二漏极区36具有第一导电型，位于基底10之中，其彼此之间具有第一导电型通道，位于第二栅极结构32下方。
[0057]在一实施例中，静电放电保护结构10a还包括位于第一金属氧化物半导体元件20与第二金属氧化物半导体元件30之间第三金属氧化物半导体元件70与第四金属氧化物半导体元件80。第三金属氧化物半导体元件70与第一金属氧化物半导体元件20共用第一漏极区26。第四金属氧化物半导体元件80与第二金属氧化物半导体元件30共用第二漏极区36，且与第三金属氧化物半导体共用第三源极区74。在一实施例中，第一金属氧化物半导体元件20、第二金属氧化物半导体元件30、第三金属氧化物半导体元件70与第四金属氧化物半导体元件80可以为并列成手指状金属氧化物半导体元件。
[0058]接点区50具有第二导电型且位于基底10中。在一实施例中，接点区50为环状，第一金属氧化物半导体元件20、第二金属氧化物半导体元件30、第三金属氧化物半导体元件70与第四金属氧化物半导体元件80位于接点区50所围的区域之内。接点区50与第一金属氧化物半导体元件20以隔离结构52分隔。隔离结构52可以含有绝缘材料，例如氧化硅。隔离结构52可以是局部区域氧化层(FOX)或浅沟渠隔离结构(STI)。相较于第二金属氧化物半导体元件30,第一金属氧化物半导体元件20较接近接点(pick up)区50。S卩，相较于第二金属氧化物半导体元件30的第二漏极区36，第一金属氧化物半导体元件20的第一漏极区26较接近接点区50。
[0059]第一掺杂区40具有第二导电型，位于第一金属氧化物半导体元件20的第一漏极区26的下方。第二掺杂区60具有第二导电型，位于第二金属氧化物半导体元件30的第二漏极区36的下方。在一实施例中，第一掺杂区40与第一漏极区26紧邻，第二掺杂区60与第二漏极区36紧邻，如图2所示。在另一实施例中，第一掺杂区40的顶面与第一漏极区26的底面之间的距离例如是约0.05 μ m至0.2 μ m ;第二掺杂区60的顶面与第二漏极区36的底面之间的距离例如是约0.05μπι至0.2μπι。通过第一掺杂区40与第二掺杂区60的设置，可以提升静电放电保护结构的健全性(robustness)。第一掺杂区40的宽度为Pwi，长度为Pu，面积A1=Pwi XPu。弟_■惨杂区60的览度为Pw2，长度为Pu，面积A2=Pw2 XPL2°弟一惨杂区40与第二掺杂区60的面积的大小或掺杂浓度的高低会与影响侧向二极管的崩溃电压。在一实施例中，第一漏极区26比第二漏极区36接近接点区50，第一掺杂区40的面积A1较大于第二掺杂区60的面积A2。在另一实施例中，第一漏极区26比第二漏极区36接近接点区50，第一掺杂区40的掺杂浓度较大于第二掺杂区60。在又一实施例中，第一漏极区26比第二漏极区36接近接点区50，第一掺杂区40的面积A1与掺杂浓度均较大于第二掺杂区60的面积A2与掺杂浓度。
[0060]一般而言，寄生BJT的导通是靠基底10漏电流1ff。在基底中漏电流的值基本上几乎固定。决定寄生BJT的导通速度是由基极至射极电压(Vbe)的大小(Vbe=1ffX Rsub)来决定。第一掺杂区40距离接点区50较近，其基底10的阻值较小，故Vbe电压便较小，寄生BJT便会较慢导通。反之，而第二掺杂区60距离接点区50较远，其基底10的阻值较大，故电压Vbe便较大，BJT便会较快导通。因此，便会有各个BJT导通时间不一致的问题。
[0061]如上所述，使寄生BJT导通的关键在于电压Vbe，而电压Vbe的电压相当于1ffXRsub。根据本实施例，这边讨论的1ff又会大致上与掺杂区的面积A成正比(SP，1ff N kXA，k为比例常数)。因此，如果要让各寄生BJT可以同时导通，亦即要让各寄生BJT的电压Vbe大致上相同，可以推导出以下关系式:
[0062]Vbe N 1ff XRsub N kXAXRsub
[0063]故，假设在远离接点区50的第二掺杂区60面积为A2，接近接点区50的第一掺杂区40的面积为A1，则由于在远离接点区50的Rsub较大，故可以得到第二掺杂区60需要小的面积，反之在接近接点区50的Rsub较小，故可以得到第一掺杂区40需要大的面积。如此，在远离接点区50与接近接点区50的各寄生BJT的电压Vbe便可以几乎相等，也就可以达到使各寄生BJT几乎同时导通的目的。
[0064]综上所述，在本实施例中，将第一掺杂区40的面积A1、掺杂浓度或两者改变为较大于第二掺杂区60的面积A2、掺杂浓度或两者，可以修正第一掺杂区40和第二掺杂区60与接点区50距离不同所造成的差异，使得侧向寄生二极管的崩溃电压大致相同，便可以使各BJT的导通时间几乎一致。
[0065]在接点区50、第一源极区24、第一漏极区26、第二源极区34、第二漏极区36以及第三源极区74上设置有多个接触窗50a、24a、26a、34a、36a以及74a。接触窗50a、24a、26a、34a,36a以及74a的材料可以是导体。此外，接触窗50a、24a、26a、34a、36a以及74a的结构可以包括阻障层与主导电层。阻障层例如是Ti与TiN的复合层、Ta与TaN的复合层或其任意组合；主导电层例如是钨层、铜层或铝层。在接触窗50a、24a、26a、34a、36a以及74a与其下方的接点区50、第一源极区24、第一漏极区26、第二源极区34、第二漏极区36以及第三源极区74之间可选择性设有金属硅化物层以确保低接触电阻及欧姆接触。
[0066]在其他的实施例中，请参照图3与4，静电放电保护结构10b包括多个金属氧化物半导体元件110。每一个金属氧化物半导体元件110的漏极区114下方具有掺杂区140，掺杂区140的导电型与漏极区114的导电型相异，且自远离接点区150的掺杂区140至接近接点区150的掺杂区140的面积/掺杂浓度逐渐递增。
[0067]在一实施例中，请参照图1与2，上述的静电放电保护结构10a的第一金属氧化物半导体元件20、第二金属氧化物半导体元件30、第三金属氧化物半导体元件70与第四金属氧化物半导体元件80可以为并列的手指状M0S。接点区50环绕在第一金属氧化物半导体元件20、第二金属氧化物半导体元件30、第三金属氧化物半导体元件70与第四金属氧化物半导体元件80外围。同样地，请参照图3与4，上述的静电放电保护结构10b的多个金属氧化物半导体元件110可以为并列的手指状M0S。接点区150环绕在金属氧化物半导体元件110外围。
[0068]在另一实施例中，请参照图5，上述的静电放电保护结构10c包括多个金属氧化物半导体元件210，且这些金属氧化物半导体元件排列成棋格状(WafTLe)。更具体地说，静电放电保护结构10c的多个金属氧化物半导体元件210包括多个沿着第一方向排列的栅极结构220与多个沿着第二方向排列的栅极结构230。在一实施例中，第一方向与第二方向互相垂直。多个栅极结构220与多个栅极结构230构成多个棋格。而源极区212与漏极区214则交替配置于棋格之中，使得任一源极区212周围被四个漏极区214围绕，任一漏极区214被四个源极区212围绕。接点区250环绕于棋格状的金属氧化物半导体元件210的外围。
[0069]金属氧化物半导体元件排列成棋格状在棋格状中心处的金属氧化物半导体元件210b距离接点区250最远，而在棋格状边缘处的金属氧化物半导体元件210a距离接点区250最近，其寄生BJT导通时间不一致的问题更为严重。因此，可以依照上述实施例的方式，在漏极区214下方设置掺杂区240，掺杂区240的导电型与源极区212以及漏极区214的导电型不同。在距离接点区250较近的掺杂区240a的面积/掺杂浓度设计成大于距离接点区250较远的掺杂区240b的面积/掺杂浓度。或者，自远离接点区250的漏极区214b下方的掺杂区240b至接近接点区250的漏极区214a下方的掺杂区240a的面积/掺杂浓度设计成逐渐递增，藉以修正掺杂区240与接点区250距离不同所造成的差异，使得各寄生BJT的崩溃电压大致相同，变可以使各BJT的导通时间几乎一致。
[0070]在以上的实施例中，接点区环绕于棋格状的金属氧化物半导体元件的外围。然而，本发明并不限于此。接点区也可以设置在相邻的两个金属氧化物半导体元件或是相邻的两组的金属氧化物半导体元件之间。
[0071]综合以上所述，本发明实施例在漏极区下方设置与其导电型相异的掺杂区可以提升静电放电保护结构的健全性。此外，通过改变位于漏极区下方的掺杂区的面积/掺杂浓度，可以修正掺杂区与接点区距离不同所造成的差异，使得不同区域的各寄生BJT的崩溃电压大致相同，便可以使各BJT的导通时间几乎一致。
[0072]虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。
【权利要求】
1.一种静电放电保护结构，其特征在于包括: 基底； 接点区，位于所述基底中； 第一金属氧化物半导体元件，位于所述基底上，包括具有第一导电型的第一漏极区； 第二金属氧化物半导体元件，位于所述基底上，包括具有所述第一导电型的一第二漏极区，其中所述第一漏极区较所述第二漏极区接近所述接点区； 第一掺杂区，具有第二导电型，位于所述第一漏极区下方；以及 第二掺杂区，具有所述第二导电型，位于所述第二漏极区下方，其中所述第一掺杂区的面积、掺杂浓度或两者大于所述第二掺杂区的面积、掺杂浓度或两者。
2.如权利要求1所述的静电放电保护结构，其中所述第一导电型为N型，所述第二导电型为P型。
3.如权利要求1所述的静电放电保护结构，其中所述第一导电型为P型，所述第二导电型为N型。
4.如权利要求1所述的静电放电保护结构，其中所述第一金属氧化物半导体元件与所述第二金属氧化物半导体元件为并列成手指状金属氧化物半导体元件。
5.如权利要求1所述的静电放电保护结构，其中所述第一金属氧化物半导体元件与所述第二金属氧化物半导体元件为棋格状金属氧化物半导体元件。
6.如权利要求1所述的静电放电保护结构，其中所述接点区为环状，所述第一金属氧化物半导体元件与所述第二金属氧化物半导体元件位于所述接点区所围的区域之内。
7.一种静电放电保护结构，其特征在于包括: 基底； 接点区，位于所述基底中； 多个金属氧化物半导体元件，位于所述基底上，分别具有第一导电型的漏极区； 多个掺杂区，具有第二导电型且分别位于各个金属氧化物半导体元件的所述漏极区下方， 其中自远离所述接点区的所述掺杂区至接近所述接点区的所述掺杂区的面积、掺杂浓度或两者逐渐递增。
8.如权利要求7所述的静电放电保护结构，其中所述第一导电型为N型，所述第二导电型为P型。
9.如权利要求7所述的静电放电保护结构，其中所述第一导电型为P型，所述第二导电型为N型。
10.如权利要求7所述的静电放电保护结构，其中这些金属氧化物半导体元件为并列成手指状金属氧化物半导体元件。
11.如权利要求7所述的静电放电保护结构，其中这些金属氧化物半导体元件为棋格状金属氧化物半导体元件。
12.如权利要求7所述的静电放电保护结构，其中所述接点区为环状，这些金属氧化物半导体元件位于所述接点区所围的区域之内。
【文档编号】H01L27/02GK104299966SQ201310295934
【公开日】2015年1月21日 申请日期:2013年7月15日 优先权日:2013年7月15日
【发明者】温詠儒, 王畅资, 唐天浩 申请人:联华电子股份有限公司