一种mos晶体管及其制造方法
【专利摘要】本发明提供一种MOS晶体管及其制造方法。所述MOS晶体管的栅极嵌于所述半导体衬底的阱区内，MOS晶体管的源漏极分别位于MOS晶体管的相对两端。上述结构在向MOS晶体管施加源漏电压后，源漏极之间载流子围绕MOS晶体管栅极迁移，与现有位于阱区上方的栅极结构的MOS晶体管相比，在MOS晶体管在半导体衬底上占用相同面积的条件下，上述技术方案可有效提高MOS晶体管的电流密度，并有效避免短沟道效应，从而提高MOS晶体管的性能。
【专利说明】-种MOS晶体管及其制造方法
【技术领域】
[0001] 本发明涉及半导体制备领域，尤其是涉及一种MOS晶体管及其制造方法。
【背景技术】
[0002] 随着集成电路(简称IC)技术不断发展，"摩尔定律"得到不断应验，集成电路的集 成度越来越高，器件的尺寸也随之不断减小，为此对于器件的稳定性提出了新的挑战。
[0003] 然而，MOS晶体管器件的尺寸缩小后，MOS晶体管栅极在半导体衬底上所占面积减 小，进而可能降低MOS晶体管的电流，并最终影响MOS晶体管器件的工作性能。
[0004] 而且，参考图1所示，MOS晶体管器件的尺寸缩小后，MOS晶体管的源极（S)和漏极 (D)之间的沟道的宽度L会相应较小，源漏PN结分享沟道耗尽区（Well)电荷与沟道总电荷 的比例随之增大，造成各类短沟道效应（ShortChannelEffict,简称SCE)，并由此导致栅 控制能力下降。
[0005] 具体地，所述短沟道效应包括：在向MOS晶体管施加电压后，MOS晶体管的源极（S) 与漏极（D)耗尽区分别沿着A向和B向不断扩展，而当沟道宽度L减小后，很可能导致源漏 极的耗尽区向出现部分重叠而导致的源漏击穿现象（PunchThrough)，以及阈值电压偏移 现象和漏极感应势鱼降低（Draininductionbarrierlower,简称DIBL)等不良现象。
[0006] 因此，随着MOS晶体管尺寸减小，如何在不增加MOS晶体管的所占面面积条件下， 增加MOS晶体管的电流，以及避免短沟道效应造成的MOS晶体管的性能缺陷以提高集成电 路的性能，是本领域技术人员亟需解决的问题。
【发明内容】
[0007] 本发明解决的问题是提供一种MOS晶体管及其制造方法，其可有效增加MOS晶体 管的电流和电流密度，又可避免短沟道效应等缺陷，从而提升MOS晶体管的性能。
[0008] 为解决上述问题，本发明提供一种MOS晶体管，包括：在半导体衬底内的阱区；
[0009] 在半导体衬底内的阱区；
[0010] 嵌于阱区内的栅极；
[0011] 位于所述阱区内，且位于所述栅极两侧的源极和漏极。
[0012] 可选地，所述栅极在所述阱区内的深度大于所述源极和漏极的深度。
[0013] 可选地，所述栅极的深度为所述源极和漏极深度的1?5倍。
[0014] 可选地，在俯视面，所述源极和漏极位于所述栅极中段部位的两侧。
[0015] 可选地，还包括设置于所述阱区内，且位于所述栅极两侧的轻掺杂区，所述轻掺杂 区的深度小于源极和漏极。
[0016] 可选地，所述轻掺杂区内注入的离子与所述源极和漏极为相同类型。
[0017] 可选地，所述栅极的材料为多晶硅。
[0018] 可选地，所述栅极和半导体衬底之间还包括栅介质层。
[0019] 本发明还提供了一种MOS晶体管制造方法，包括：
[0020] 提供半导体衬底；
[0021] 向所述半导体衬底内注入离子，形成阱区；
[0022] 在所述阱区内形成栅极开口，向所述栅极开口内填充满半导体材料，形成栅极；
[0023] 在所述阱区内，分别向所述栅极两侧注入离子，形成源极和漏极。
[0024] 可选地，在所述栅极开口内填充半导体材料前，还包括：
[0025] 在所述栅极开口的侧壁和底部形成栅介质层。
[0026] 可选地，形成所述栅介质层的方法为热氧化工艺。
[0027] 与现有技术相比，本发明的技术方案具有以下优点：
[0028] 所述MOS晶体管的栅极嵌于所述半导体衬底的阱区内，MOS晶体管的源漏极分别 位于MOS晶体管的相对两端。上述结构在向MOS晶体管施加源漏电压后，围绕所述MOS晶 体管，在所述MOS晶体管栅极的侧壁以及底面同时出现载流子迁移，与现有位于阱区上方 的栅极的MOS晶体管，源漏极之间的载流子仅经过栅极底面出现载流子迁移相比，在MOS晶 体管在半导体衬底上占用相同面积的条件下，本发明提供的技术方案可有效提1?MOS晶体 管的电流和电流密度，从而提高MOS晶体管的性能。
【专利附图】
【附图说明】
[0029] 图1是现有的MOS晶体管的结构示意图；
[0030] 图2?9是本发明的一个实施例提供的MOS晶体管制造流程示意图；
[0031] 图10是本发明的另一个实施例提供的MOS晶体管的结构示意图；
[0032] 图11和12是本发明的一个实施例提供的MOS晶体管的工作原理图。
【具体实施方式】
[0033] 正如【背景技术】所述，随着集成电路集成度不断提高，集成电路中的器件尺寸也相 应减小，但MOS晶体管尺寸较小后，MOS晶体管在半导体衬底上所占面积相应减小，进而可 能造成MOS晶体管电流降低，并影响MOS晶体管的性能。此外，MOS晶体管的尺寸减小后， MOS晶体管的源极和漏极间的沟道宽度随之减小，从而MOS晶体管会出现例如源漏击穿现 象、阈值电压偏移和漏极感应势鱼降低（Draininductionbarrierlower,简称DIBL)等一 系列短沟道效应，从而降低MOS晶体管性能稳定性，严重的短沟道效应甚至会造成MOS晶体 管失效。
[0034] 为此，本发明提供了一种MOS晶体管及其制造方法。本发明提供的MOS晶体管的 栅极嵌于半导体衬底的阱区内部，而MOS晶体管的源极和漏极，位于所述栅极宽度方向的 两侧，因而在向所述MOS晶体管施加电压后，电流环绕栅极流动，与现有的MOS晶体管相比， 本发明提供的MOS晶体管在不增加MOS晶体管所占面积条件下，可有效提高MOS晶体管的 电流和电流密度，此外上述结构还可有效降低各类短沟道效应出现的几率。
[0035] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0036] 本发明MOS晶体管的制备方法，具体包括：
[0037] 参考图2所示，提供半导体衬底100,在所述半导体衬底100内形成浅沟槽隔离区 200。
[0038] 所述半导体衬底100可为硅衬底，也可以是锗、锗硅、砷化镓衬底，常见的半导体 衬底均可作为本实施例中的半导体衬底。
[0039] 本实施例中，所述半导体衬底选优娃衬底。
[0040] 本实施例中，所述浅沟槽隔离区200具体形成过程可包括：先在所述衬底100上形 成一层氧化物层110 ;在所述氧化物层110上方沉积一层硬掩膜层120。所述硬掩膜层120 可选为氮化硅层。
[0041] 在所述掩膜层120上方覆盖一层光刻胶（图中未显示)，在经光刻工艺后，以光刻 胶层为掩膜，图案化所述硬掩膜层120,并以所述硬掩膜层120为掩膜采用，采用含有Cl2、 HBR、CF4等气体作为干法刻蚀剂刻蚀所述半导体衬底100,以形成开口。
[0042] 之后可采用诸如CVD(化学气相沉积法）向所述开口内填充氧化物，从而在所述半 导体衬底100内形成浅沟槽隔离区200。
[0043] 参考图3所示，图3为图2中的半导体器件的俯视图。所述浅沟槽隔离区200呈 环形。在MOS晶体管制备过程中，后续形成的MOS晶体管的栅极、源极和漏极均在所述浅沟 槽隔离区200所围成的范围内。在IC制备过程中，在一片半导体衬底100上，可同时形成 多个MOS晶体管，所述浅沟槽隔离区200用于隔绝相邻两个MOS晶体管源的有源区。
[0044] 参考图4和图5所示，图5为图4中的半导体器件的俯视图。在去除所述硬掩膜层 120后，向所述半导体衬底100内掺杂离子，从而形成阱区300。若所述MOS晶体管为nMOS 晶体管，所述离子可为注入B等P型离子，如所述MOS晶体管为pMOS晶体管，所述离子可选 为As、P等η型离子。
[0045] 本实施例中，所述阱区300形成的具体过程可包括：可在所述氧化物层110上方形 成一光刻胶层（图中未显示)，之后经光刻工艺图案化所述光刻胶层后，以所述光刻胶层为 掩膜向所述氧化物层110和半导体衬底100内注入离子，从而在所述半导体衬底100内形 成所述阱区300。
[0046] 值得注意的是，在形成所述浅沟槽隔离区200后，既可去除所述氧化物层110,也 可保留所述氧化物层110。
[0047] 本实施例中，在保留所述氧化物层110的条件下进行离子注入工艺。在所述阱区 300形成过程中，所述氧化物层110可有效防止注入过程中造成半导体衬底损伤，而且所述 氧化物层110还可作为屏蔽层，可有效控制注入过程中杂质的注入深度，提高形成的阱区 300性能。但去除所述氧化物层110并不妨碍上述阱区300的形成。
[0048] 本实施例中，所述阱区300的深度hi大于所述浅沟槽隔离区200的深度h2。
[0049] 值得注意的是，本实施例采用先形成所述浅沟槽隔离区200,后形成所述阱区300 的工艺流程，除本实施例外的其他实施例中，同样可以先形成所述阱区300后形成所述浅 沟槽隔离区200,其并不会影响最终获取的MOS晶体管的性能。
[0050] 参考图6所示，在所述阱区300内开设栅极开口（图中未标注)，并在所述栅极开 口的侧壁和底部覆盖一层栅氧化层410,之后在所栅极开口内填充半导体材料，形成栅极 400。
[0051] 本实施例中，所述栅极的具体形成工艺包括：
[0052] 可在所述氧化物层110上方形成硬掩膜层（图中未显示)，在所述硬掩膜层上形成 光刻胶层，并在光刻工艺后，以图案化后的光刻胶层为掩膜图案化所述硬掩膜层，以所述硬 掩膜层为掩膜采用干法刻蚀工艺刻蚀所述氧化物层Iio和半导体衬底100,形成所述栅极 开口；
[0053] 之后，在所述栅极开口的内壁(包括底部和侧壁）形成一层栅氧化层410。
[0054] 本实施例中，所述栅极氧化层410材质为氧化硅，其形成工艺为热氧化工艺。所述 热氧化工艺包括，在950°C?1050°C条件下，通入反应腔内通入O2，从而在所述栅极开口的 内壁以及底部形成一层氧化硅层。
[0055] 值得注意的是，除本实施例外的其他实施例中，所述栅氧化层可采用CVD工艺形 成的一层氧化硅层，也可是采用CVD工艺形成的诸如三氧化二铝（AL203)、钛酸钡锶（BST)、 锆钛酸铅（？21')、26丨02、!^丨02、!^丨0队了 &02和!1?)2等高1(介电层。所述栅氧化层的材质 和形成工艺并不影响本发明的保护范围。
[0056] 所述栅氧化层410形成后，在所述栅极开口内，所述栅氧化层410上填充半导体材 料，以形成栅极400。
[0057] 本实施例中，所述半导体材料可选为多晶硅，所述多晶硅形成工艺可采用CVD工 艺。进一步地，所述多晶硅可为掺杂的多晶硅，其形成工艺包括：以含P等离子的硅烷原料， 采用CVD工艺在所述栅极开口内填充满掺杂有P等原子的多晶硅材料。
[0058] 继续参考图6所示，本实施例中，所述栅极400的深度h3小于所述浅沟槽隔离区 200的深度h2。但除本实施例的其他实施例中，所述栅极400的深度h3同样可以大于所述 浅沟槽隔离区200的深度h2,其并不影响形成的MOS晶体管的性能。但所述栅极400的深 度h3必须得小于所述阱区300深度hi，即所述栅极400必须位于所述阱区300内。
[0059] 图7为图6中的半导体器件的俯视图，如图7所示，所述栅极400位于所述阱区 300的中间位置。
[0060] 参考图8所示，在形成所述栅极400后，在所述阱区300内，向所述栅极400的两 侧注入离子，以形成源极420和漏极430。当所述MOS晶体管为pMOS晶体管是，注入的离子 可为B等P型离子；当所述MOS晶体管为nMOS晶体管时，注入的离子可为As、P等η型离 子，其根据实际要求确定。
[0061] 本实施例中，所述源极420和漏极430的深度h8小于所述栅极400在阱区300内 的深度h3,且所述源极420和漏极430的深度h8小于所述浅沟槽隔离区200的深度h2。
[0062] 所述源漏极形成的具体过程可包括：先在所述半导体衬底100上方覆盖光刻胶 层（图中未显示)，并经曝光显影等工艺后，暴露所述栅极400两侧的区域，并以所述光刻胶 层为掩膜向所述半导体衬底100内注入对应的离子，并经退火等工艺后激活源漏极中的离 子，形成所述源极420和漏极430。
[0063] 本实施例中，所述栅极400的深度h3与源极420和漏极430的深度h8比值为：1 <h3:h8彡5,如h8为:1500人?3500人，所述h3优选为5300人?15000人。具体数值根 据形成的MOS晶体管所要加载的工作电压决定，其中MOS晶体管所加载的工作电压越大，h3:h8的值越大。
[0064] 本实施例中，所述源极420和漏极430中的离子浓度为IO13?1017/cm3。
[0065] 结合参考图9所示，图9为图8中的半导体器件的俯视图。所述源极420和漏极 430位于所述栅极400中段部分的两侧。所述栅极400与源漏极相对应的侧边长度为h6， 所述源极420和漏极430的长度为h7,其中，h6彡h7。
[0066] 本实施例中，h6 >h7,在所述栅极400和所述源极420以及漏极430的对应的两 侧面上,所述栅极400延伸至所述源极420和漏极430外侧，所述源极420和漏极430的侧 边完全贴合所述栅极400上。
[0067] 在其他实施例中，当h6=h7,所述栅极400和源极420相对应的侧边，以及栅极400 和漏极430相对应的侧边完全贴合。
[0068] 值得注意的是，在本实例中，所述源漏极紧靠所述栅极400。参考图10所示，在本 发明的另一实施例中，在形成所述源极420和漏极430形成之前，可现在所述栅极400的两 侧注入部分离子，以形成两个轻掺杂区，第一轻掺杂区440和第二轻掺杂区450。其中，所述 两个轻掺杂区440和450中所注入的离子类型与后续所要形成的源极420和漏极430中所 注入的离子类型相同，若MOS晶体管为pMOS晶体管是，两个轻掺杂区440和450中所注入 的离子为B等P型离子；若所述MOS晶体管为nMOS晶体管时，两个轻掺杂区440和450中 所注入的离子为As、P等η型离子。
[0069] 之后，在所述第一轻掺杂区440与所述栅极400相对的另一侧形成所述源极420， 而在所述第二轻掺杂区430的与所述栅极400相对的另一侧形成漏极430。第一轻掺杂区 440内的离子浓度小于源极420内的离子浓度，第一轻掺杂区440的深度小于源极420深 度；第二轻掺杂区450内的离子浓度小于漏极430内的离子浓度，第二轻掺杂区450的深度 小于漏极430深度。
[0070] 该实施例中，所述第一轻掺杂区440的宽度为h5,所述第二轻掺杂区450的宽度为 h4,所述h4和h5的具体数值根据MOS晶体管使用中所加载的工作电压值作具体设定。一 般地，工作电压值越大，所述h4和h5数值越大。
[0071] 本发明还提供了一种MOS晶体管，其具体结构结合参考图11和12所示，其中图12 是图11中所示的半导体器件的俯视图。
[0072] 所述MOS晶体管包括：
[0073] 在半导体衬底100内的阱区300;若所述MOS晶体管为pMOS晶体管，则所述阱区 300掺杂有As、P等N型离子，若所述MOS晶体管为nMOS晶体管，所述阱区300掺杂有B等 P型离子。
[0074] 嵌于半导体衬底100内的栅极400,其中所述栅极400位于所述阱区300内的深度 h3小于阱区300的深度hi，即所述栅极400嵌于所述阱区300内。
[0075] 本实施例中，所述栅极400可选为本征多晶硅，或掺杂的多晶硅。
[0076] 在所述栅极400和半导体衬底100之间设有栅氧化层410,所述栅氧化层410包裹 所述栅极400的侧壁和底部。所述栅氧化层410可选为氧化硅或是诸如三氧化二铝（AL203)、 钛酸钡锶（831')、锆钛酸铅（？21')、26丨0 2、^^02、!^3丨0队了&02和!1?) 2等高1(介电层。
[0077] 本实施例中，所述栅氧化层410为氧化硅。
[0078] 位于所述阱区300内，位于所述栅极400两侧设有源极420和漏极430。其中，所 述源极420和漏极430的深度h8小于所述栅极400嵌于所述阱区300内的深度h3 ;
[0079] 结合参考图12所示，所述源极420和漏极430位于所述栅极400中间段的两侧。 具体的，所述栅极400与源漏极相对应的侧边长度为h6,所述源极420和漏极430的长度为 h7,其中，h6彡h7。
[0080] 本实施例中，h6 >h7,在所述栅极400和所述源极420以及漏极430的对应的两 侧面上,所述栅极400延伸至所述源极420和漏极430外侧，所述源极420和漏极430的侧 边完全贴合所述栅极400上。
[0081] 在其他实施例中，当h6=h7,所述栅极400和源极420相对应的侧边，以及栅极400 和漏极430相对应的侧边完全贴合。
[0082] 且所述源极420和漏极430与栅极400相对应的侧边完全贴合所述栅极400上。
[0083] 值得注意的是，在本实施中所述源漏极紧靠所述栅极400。参考图10所示，在本发 明另一实施例提供的MOS晶体管中，所述源极420与所述栅极400之间设有第一轻掺杂区 440,而所述漏极430和所述栅极400之间设有第二轻掺杂区450。所述第一轻掺杂区440 与所述栅极400之间的距离h4,以及所述第二轻掺杂区450与所述栅极400之间的距离h5 的具体数值根据MOS晶体管所加载的工作电压值作具体设定。一般地，工作电压值越大，所 述h4和h5数值越大。
[0084] 所述第一轻掺杂区440内的离子浓度小于源极420内的离子浓度，第一轻掺杂区 440的深度小于源极420深度；第二轻掺杂区450内的离子浓度小于漏极430内的离子浓 度，第二轻掺杂区450的深度小于漏极430深度。
[0085] 继续参考图11所示，在所述源极420和漏极430的与所述栅极400相对的两侧设 置有浅沟槽隔离区200。本实施例中，平行于所述半导体衬底100表面，所述浅沟槽隔离区 200环绕所述MOS晶体管的栅极400、源极420和漏极430设置。
[0086] 本实施例中，所述浅沟槽隔离区200的深度h2小于所述阱区300深度hi，所述浅 沟槽隔离区200的深度h2大于所述源极420和漏极430深度，而所述浅沟槽隔离区200的 深度h2与所述栅极400深度h3并无直接关系。
[0087] 结合参考图11和图12所示，在MOS晶体管使用过程中，向所述MOS晶体管施加源 漏电压后，载流子沿着f、a和c向（或g、b和d向)绕着所述栅极400的侧壁以及底部流动， 而现有的MOS晶体管的栅极位于衬底上方，载流子仅在栅极的底部流动。相比于现有的MOS 晶体管，本实施例提供的MOS晶体管在占据半导体衬底100相同面积条件下，大大增大了源 极420和漏极430之间的载流子流动的面积，进而增加了MOS晶体管的电流和电流密度；而 且，所述源极420以及漏极430与阱区的耗尽方向沿a、b、c、d、f和g的方向，与通道方向 I(从源极到漏极的方向）垂直，从而可有效降低如源漏穿通等短沟道效应的发生概率。 [0088] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【权利要求】
1. 一种MOS晶体管，其特征在于，包括： 在半导体衬底内的阱区； 嵌于阱区内的栅极； 位于所述阱区内，且位于所述栅极两侧的源极和漏极。
2. 如权利要求1所述的M0S晶体管，其特征在于，所述栅极在所述阱区内的深度大于所 述源极和漏极的深度。
3. 如权利要求2所述的M0S晶体管，其特征在于，所述栅极的深度为所述源极和漏极深 度的1?5倍。
4. 如权利要求1所述的M0S晶体管，其特征在于，在俯视面，所述源极和漏极位于所述 栅极中段部位的两侧。
5. 如权利要求1所述的M0S晶体管，其特征在于，还包括设置于所述阱区内，且位于所 述栅极两侧的轻掺杂区，所述轻掺杂区的深度小于源极和漏极。
6. 如权利要求5所述的M0S晶体管，其特征在于，所述轻掺杂区内注入的离子与所述源 极和漏极为相同类型。
7. 如权利要求1所述的M0S晶体管，其特征在于，所述栅极的材料为多晶硅。
8. 如权利要求7所述的M0S晶体管，其特征在于，所述栅极和半导体衬底之间还包括栅 介质层。
9. 一种M0S晶体管制造方法，其特征在于，包括： 提供半导体衬底； 向所述半导体衬底内注入离子，形成阱区； 在所述阱区内形成栅极开口，向所述栅极开口内填充满半导体材料，形成栅极； 在所述阱区内，分别向所述栅极两侧注入离子，形成源极和漏极。
10. 如权利要求9所述的M0S晶体管制造方法，其特征在于，在所述栅极开口内填充半 导体材料前，还包括： 在所述栅极开口的侧壁和底部形成栅介质层。
11. 如权利要求10所述的M0S晶体管制造方法，其特征在于，形成所述栅介质层的方法 为热氧化工艺。
【文档编号】H01L29/78GK104425590SQ201310365604
【公开日】2015年3月18日 申请日期:2013年8月20日 优先权日:2013年8月20日
【发明者】王海强, 汪铭 申请人:中芯国际集成电路制造(上海)有限公司