电熔丝结构及其使用方法
【专利摘要】本发明提供一种电熔丝结构及其使用方法。其中，电熔丝结构包括：导电层以及导电层下方的多晶硅层；所述多晶硅层包括掺杂有P型离子的第一区域和掺杂有N型离子的第二区域，所述第一区域与第二区域相邻设置，且导电层的阴极投影位于所述第一区域内，阳极投影位于所述第二区域内。上述技术方案中，所述多晶硅层相当于一个PN结。使用时，所述多晶硅层的第一区域连接电源负极，而第二区域连接电源正极。信息写入阶段，短时间的较小电压便可熔断导电层，增加导电层电阻；而在所述导电层熔断后的信息读取阶段，1V左右电压未达到PN结的反向击穿电压，从而在信息读取阶段，多晶硅层均保持强大的电阻状态，进而确保信息读取的稳定性。
【专利说明】电熔丝结构及其使用方法
【技术领域】
[0001] 本发明涉及半导体制备领域，尤其是涉及一种电熔丝结构及其使用方法。
【背景技术】
[0002] 在集成电路领域，电熔丝（Fuse)是指在集成电路中电阻可以发生大幅度改变（由 低阻态向高阻态改变）或者可以熔断的连接线。
[0003] 电熔丝主要用途包括：（1)用于启动冗余电路来替代在同晶片上有缺陷的电路， 从而有效提高制程良率。该种用途中，电熔丝连接集成电路中的冗余电路，一旦检测发现集 成电路具有缺陷，就利用电熔丝修复或者取代有缺陷的电路；（2)用于集成电路程序化功 能。实现该种功能时先将金属互联、器件阵列以及程序化电路（包括电熔丝器件）在芯片上 加工好，然后由外部进行数据输入即程序化来将标准芯片制作成独特的各式芯片。电熔丝 在集成电路程序化功能可大大节约芯片研发和制作成本，因而大量应用在可编程只读存储 器（ProgrammableReadOnlyMemory,PR0M)上。在集成电路程序化过程中，通过较高电压 熔断电熔丝产生断路来完成信息1的写入，而未断开的电熔丝保持连接状态，即为状态0。
[0004] 如图1所示，现有的电熔丝结构形成在半导体衬底中的浅沟槽隔离结构（STI)IOO 上，电熔丝结构包括用金属（铝、铜等）或硅制成的导电层105。所述导电层105包括阳极 101和阴极103,以及位于阳极101和阴极103之间与两者相连接的细条状的电熔丝102。 所述阳极101和阴极103表面具有导电插塞104。使用时，向电熔丝结构施加3. 3?5.OV 的高压，在阳极101和阴极103通过较大的瞬间电流，是电熔丝102产生热能，以改变大幅 度提高电熔丝102的电阻或直接将电熔丝102熔断。其中，如果电熔丝102被熔断，电熔丝 102未被熔断的状态下，电熔丝结构处为低阻态(如电阻为R)，当电熔丝102被熔断后的状 态下，电熔丝结构处为高阻态(如电阻为无穷大)。
[0005] 为了提高电熔丝结构与集成电路制造的兼容性，电熔丝结构还包括设置于所述导 电层105下方的一层厚度为2000人以上的掺杂的多晶硅层106。然实际使用过程中，往往 会基于所述多晶硅层106的电阻不够大，而致使导电层105的电熔丝熔断后，通过多晶硅层 的电流导致电熔丝结构阴阳极导通的现象，从而致使电熔丝结构的电阻无法达标。
[0006] 尤其是随着集成电路集成度不断增加，在集成电路中的器件尺寸不断减小后，施 加于电熔丝结构的电压也随之降低。如在集成电路的CD制程小于40nm后，施加于电熔丝 结构的电压一般仅为1. 5?2. 5V，不然会损伤集成电路中其他器件。然而，在较低的电压 下，发现多晶硅层106的电阻越发减小，以致使得电熔丝结构阴阳极导通，电熔丝结构几近 失效。如在电路编程过程中，电熔丝结构的电阻一旦无法满足要求，造成信息写入和读取不 稳定。
[0007] 为此，在电熔丝熔断后，如何保证电熔丝结构的电阻，阻止电熔丝结构阴阳极间导 通是本领域技术人员亟需解决的问题。
【发明内容】
[0008] 本发明解决的问题是提供一种电熔丝结构及其使用方法，相比于现有的电熔丝结 构，所述电熔丝结构即使在较小的电压下，较短的通电时间段内，也可实现电熔丝迅速熔 断，并确保熔断后的电熔丝的电阻足够大以实现电熔丝阴极和阳极电隔离。
[0009] 为解决上述问题，所述的电熔丝结构，包括：
[0010] 位于半导体衬底上的多晶硅层；
[0011] 位于所述多晶硅层上的导电层，所述导电层的两端部分别为阴极和阳极；
[0012] 所述多晶硅层包括掺杂有P型离子的第一区域和掺杂有N型离子的第二区域，所 述第一区域与第二区域相邻设置，且导电层的阴极投影位于所述第一区域内，阳极投影位 于所述第二区域内。
[0013] 可选地，所述第一区域的P型离子浓度和第二区域的N型离子的掺杂剂量为 I. 0XIO1Vcm2 ?I. 0X1015/cm2。
[0014] 可选地，所述第一区域的P型离子浓度和第二区域的N型离子浓度为IO19?IO21/ cm3。
[0015] 可选地，所述P型离子为B，所述N型离子为As或P。
[0016] 可选地，所述导电层还包括位于阴极和阳极之间的中间段，所述阴极和阳极的宽 度大于所述中间段的宽度。
[0017] 可选地，所述中间段的宽度为28?45nm，所述阴极和阳极的宽度为0. 1? 0· 5μm〇
[0018] 可选地，所述导电层为金属娃化物层。
[0019] 可选地，所述导电层厚度为200?300人。
[0020] 可选地，所述多晶硅层的厚度为500?丨000人。
[0021] 本发明还提供了一种上述电熔丝结构的使用方法，包括：
[0022] 所述电熔丝结构的第一区域连接电源负极；
[0023] 所述电熔丝结构的第二区域连接电源正极；
[0024] 向所述电熔丝结构施加脉冲电压，熔断所述电熔丝，以写入信息；
[0025] 向所述电熔丝结构施加工作电压，以读取所写入的信息。
[0026] 可选地，所述脉冲电压为1. 5?2. 5V。
[0027] 可选地，持续施加所述脉冲电压的时间小于10秒。
[0028] 与现有技术相比，本发明的技术方案具有以下优点：
[0029] 电熔丝结构的多晶硅层中，所述多晶硅层包括掺杂有P型离子的第一区域和掺杂 有N型离子的第二区域，所述第一区域与第二区域相邻设置，且导电层的阴极投影位于所 述第一区域内，阳极投影位于所述第二区域内。上述技术方案中，所述多晶硅层相当于一个 PN结。在后续使用过程中，掺杂有P型离子的第一区域连接电源的负极、掺杂有N型离子的 第二区域连接电源的正极。因此，在信息写入阶段，向所述电熔丝结构施加电压后，所述导 电层由电流产生热量，出现EM效应，致使导电层迅速耗尽而实现熔断；而多晶硅层中在由 导电层所传递来的热量作用下，基于载流子本征激发作用，PN结的电流阻挡失效，从而确保 信息写入流程顺利进行；
[0030] 而在信息读取阶段中，基于导电层已熔断，具有高电阻；且向电熔丝施加较小电压 (至多IV)，不足以使得PN结出现反击穿现象，具有PN结结构的多晶硅层具有很高的电阻 (一般情况下，不足10V，不足以使得PN结出现反击穿现象)。从而使得上述电熔丝结构始终 保护高电阻状态，确保信息读取稳定性。
【专利附图】
【附图说明】
[0031] 图1是现有的电熔丝结构的示意图；
[0032] 图2a和2b是本发明的一个实施例电熔丝结构的示意图；
[0033] 图3a至图6是本发明的一个实施例电熔丝结构的制备过程示意图；
[0034] 图7是PN结的电压-电流特性图。
【具体实施方式】
[0035] 正如【背景技术】所述，随着集成电路集成的增加，集成电路的器件尺寸也相应减小， 为了确保集成电路中的器件不受损伤，施加于集成电路的器件的工作电压也相应减小。如 在电路编程过程中，用于熔断电熔丝结构的电压由原先的3. 3V?5.OV减小到I. 5V? 2. 5V。
[0036] 然而现有的电熔丝在上述电压下，即使导电层熔断后，也无法持续稳定的高电阻 状态，从而降低了后续信息读取的可靠性。
[0037] 分析其原因，原先较大CD制程的集成电路中，可向电熔丝结构施加时间足够长的 3. 3V?5.OV的脉冲电压，以熔断电熔丝。但随着集成电路的器件尺寸的缩小，现有的电熔 丝结构是利用电致迁移（ElectronMigration,简称EM)效应耗尽导电层材料来产生断路 的。电致迁移效应是经由温度和电子撞击（ElectronWind)的加乘效应所造成的金属离子 的移动。继续参考图1所示，在向电熔丝结构施加足量的脉冲电压后，导电层105迅速升温 (但不会到达导电层采用的材质的熔点)，导电层105出现EM现象，最终致使导电层熔断。期 间导电层产生的高温传递至多晶硅层106,使得多晶硅层106中的掺杂离子基于高温发生 EM现象，由电熔丝结构的一端移向另一段，致使电熔丝102中掺杂离子耗尽，从而提高多晶 娃层的电阻。
[0038] 然而，多晶硅层106厚度较大，且相较于导电层105其导电性较差，所以多晶硅层 106需要较长的加热时间以完成多晶硅层106中的掺杂离子彻底完成EM以致多晶硅层106 中的掺杂离子"耗尽"。基于向电熔丝结构所施加的脉冲电压数值降低，而减小后的电压数 值无法产生足够的热量致使多晶硅层106中的掺杂离子"耗尽"，以提高多晶层的电阻。因 而，即使导电层熔断，多晶硅层依然保持电熔丝的阴极和阳极之间的电导通。
[0039] 此外，基于用户对于集成电路响应速度的追求，持续向电熔丝结构施加脉冲电压 时间一再缩短，因而更增添了多晶硅层106中掺杂离子彻底完成EM的难度。当多晶硅层 106中的掺杂离子无法彻底耗尽，仅在多晶硅层106中形成了一个掺杂离子的浓度梯度，无 法使多晶硅层106中产生足够大的电阻，以阻断电熔丝结构的阳极101和阴极103间电导 通。如在集成电路程序化过程中，电熔丝结构阴阳极间的电导通直接降低了集成电路信息 写入后，信息读取的可靠性。
[0040] 为此，本发明提供了一种电熔丝结构及其使用方法。本发明提供的电熔丝结构包 括导电层以及导电层下方的多晶硅层。所述多晶硅层包括掺杂有P型离子的第一区域和掺 杂有N型离子的第二区域，所述第一区域和第二区域相邻，且导电层的阴极投影位于所述 第一区域内，阳极投影位于所述第二区域内。使用时，所述第一区域和第二区域形成一个PN 结。
[0041] 如在集成电路程序化过程中，所述多晶硅层的第一区域连接电源负极，而第二区 域连接电源正极。所述多晶硅层相当于一个反向连接的PN结。常温下，在信息写入阶段， 短时间的较小电压便可熔断导电层，增加导电层电阻；而在所述导电层熔断后的信息读取 阶段，IV左右的工作电压未达到PN结的反向击穿电压，从而在信息读取阶段，多晶硅层均 保持强大的电阻状态，进而确保信息读取的稳定性。
[0042] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0043] 参考图2a和图2b所示，其中，图2b是图2a中沿A-A向的剖面结构示意图。本实 施例提供的一种电熔丝结构，包括：半导体衬底100 ;由下至上依此堆叠于所述半导体衬底 100上的绝缘层110、多晶硅层和导电层。
[0044] 所述半导体衬底100可为硅衬底，也可以是锗、锗硅、砷化镓衬底或绝缘体上硅衬 底，常见的半导体衬底均可作为本实施例中的半导体衬底。
[0045] 所述绝缘层可选为MeOx，锆、铪、铝、镧、锶、钛、硅及其组合以及氧化物和氮化物， 或是AL203、BST、TaO2和HfO2等高K介质层，其并不限定本发明的保护范围。
[0046] 本实施例中，所述多晶硅层包括相邻设置的第一区域121和第二区域122两部分。 其中，所述第一区域121掺杂有P型离子，第二区域122掺杂有N型离子。
[0047] 结合参考图3a和图3b所示，其中，所述图3b是图3a中沿A-A向的剖面结构示意 图。所述掺杂有离子的多晶硅层的形成过程包括：
[0048] 在所述半导体衬底100上形成所述绝缘层110后，在所述绝缘层110上方形成一 层多晶娃层120 ;
[0049] 之后，可在所述多晶硅层120上形成掩膜层（图中未显示)，并在图案化所述掩膜层 后，以掩膜层为掩膜刻蚀所述多晶硅层形成预定的结构。
[0050] 参考图3a所示，本实施例中，所述多晶硅呈120的结构与后续所要形成的导电层 的结构相匹配。所述多晶硅层120沿A-A向，呈两头宽大，中间细小的结构。
[0051] 具体地，本实施例中，所述多晶硅层120包括沿A-A向，位于两头的端部123和 124,以及位于端部123和124之间的中间部125,所述端部123和124的宽度为28?45nm， 中间部125的宽度为0. 1?0. 5μm。
[0052] 本实施例中，所述多晶硅层的厚度为500?丨000人,其形成工艺可选为CVD(化学 气相沉积法)。
[0053] 接着参考图4a和4b所示。其中，所述图4b是图4a中沿A-A向的剖面结构示意 图。
[0054] 沿A-A方向，将一半的所述多晶硅层120上方覆盖一层光刻胶层151。其过程包括 可先在所述多晶硅层120上方覆盖一层光刻胶层（图中未显示)，之后采用曝光显影技术去 除部分光刻胶层，保留如图4a和图4b所示的部分光刻胶层151，其过程为本领域技术人员 熟知技术，在此不再赘述。
[0055] 本实施例中，定义被所述光刻胶层151覆盖的部分多晶硅层为第一区域121，而裸 露的部分多晶硅层为第二区域122。以所述光刻胶层151为掩膜，向所述第二区域122内注 入N型离子，所述N型离子包括As，P等。具体工艺可包括：
[0056] 在形成所述光刻胶层151后，以5KeV?20KeV的离子注入能量向所述第二区域 122内注入剂量为I. 0xl013/cm2?I. OxlO1Vcm2的As，P等N型离子。
[0057] 然后参考图5a和5b所示，其中，所述图5b是图5a中沿A-A向的剖面结构示意图。
[0058] 去除所述光刻胶层151后，在所述第二区域122上方形成另一层光刻胶层152,并 以所述光刻胶层152为掩膜，向裸露的所述第一区域121内注入B等P型离子。所述光刻 胶层152的形成工艺与所述光刻胶层151的形成工艺相近，在此不再赘述。
[0059] 具体地，本实施例中，向所述第一区域121内掺杂P型离子的过程可包括：以 IKeV?5KeV的离子注入能量向所述第一区域121内注入剂量为I. OxlO1Vcm2?I. OxlO15/ cm2的B等N型离子。
[0060] 在完成所述第一区域121和第二区域122的离子注入工序后，采用退火工艺激活 所述第一区域121中的P型离子，以及第二区域122中的N型离子。所述第一区域121中 的P型离子浓度和第二区域122中的N型离子浓度为IO19?1021/cm3。
[0061] 经上述工艺后，所述第一区域121和第二区域122形成一个PN结。
[0062] 继续参考图2a和2b所示。在所述多晶硅层上方形成导电层。所述导电层可以是， 如Cu、Al等金属层，也可以是掺杂有金属离子的金属硅化物层。
[0063] 本实施例中，所述导电层为金属娃化物层。
[0064] 参考图6所示，本实施例中，所述导电层的厚度为2〇(K300人。所述导电层的具体 形成方法可包括：先采用PVD(物理气相沉积)，向所述多晶硅层上沉积Ni、Co、Pt等金属离 子，形成金属离子层130 ;之后在205°C?500°C，进行退火工艺，使得所述Ni、Co、Pt等金属 离子与多晶硅层120反应，在所述多晶硅层120表层形成金属硅化物层。
[0065] 继续参考图2a和2b所示，本实施例中，所述导电层的结构与所述多晶硅层的结 构相匹配，沿A-A方向，所述导电层呈两头宽大，中间细小的结构。所述导电层沿长度方向 包括：位于所述导电层两端的阴极131和阳极132,以及位于阴极131和阳极1332之间的 中间段133。所述阴极131和阳极132的宽度为28?45nm，中间段133的宽度为0. 1? 0. 5μm。其中，所述导电层的阴极121位于所述多晶硅层的第一区域131上方，所述导电层 的阳极122位于所述多晶硅层的第二区域132上方。
[0066] 使用过程中，在向所述阴阳极施加电压后，所述导电层产生热，并发生EM效应，并 最先熔断中间段133部分。
[0067] 接着，在所述导电层的阴极121和阳极122上各形成多个导电插塞140。
[0068]所述导电插塞140的形成工艺可包括：先在所述导电层上方形成介质层（图中未 显示)，之后，在所述介质层中，与所述阴极121和阳极122的对应位置处开设通孔（图中未 显示)，并向这些通孔中填充诸如钨、铜、铝等金属，以形成所述导电插塞140。
[0069] 本发明提供了一种上述电熔丝结构的使用方法，具体地包括：
[0070] 将所述电熔丝结构的导电层结构的阴极121连接电源负极，阳极122连接电源正 极。即，相当于所述多晶硅层的第一区域131连接电源的负极，所述多晶硅层的第二区域 132连接电源正极。所述多晶娃层相当于一个反向连接的PN结。
[0071] 向所述电熔丝结构施加脉冲电压，熔断所述电熔丝，以写入信息。具体过程可包 括：
[0072] 持续向所述电熔丝结构施加I. 5?2. 5V的脉冲电压，进一步地可选为I. 6?2.OV 的脉冲电压。此时相当于信息写入阶段。基于所述硅化物层（即，导电层）良好的导电性，电 流迅速通过硅化物层，并产生热量；基于所述热量，所述硅化物层迅速出现EM效应，致使硅 化物层迅速耗尽而熔断。
[0073] 硅化物层产生的热量同时传递至所述多晶硅层上，基于多晶硅层内的载流子的本 征激发作用，PN结的电流阻挡失效，因而顺利完成信息写入过程。
[0074] 本实施例中，持续施加所述脉冲电压的时间小于10秒，10秒的脉冲电压足以致使 所述金属硅化物层被迅速熔断。上述技术方案大大缩短了信息写入的时间。
[0075] 在完成信息写入步骤后，再向所述集成电路施加工作电压，进行信息读取步骤。此 时，向所述集成电路施加的工作电压不大于IV。结合参考图7和公式（1)所示。其中，公 式（1)中，Is为电流,C为常数,K是玻耳兹曼常数,T为温度,Eg为禁带宽度。常温下,K为 8. 6174xl(T5eV/K，Eg为I. 12eV，图7中，V(BR)为反向击穿电压，常温下，所述V(BR) >5V; V(TH)为工作电压，常温下，所述V(TH)为0.5?0.7V。
[0076] 在常温下，向所述集成电路施加工作电压后，IV的工作电压不足所述金属硅化物 层和多晶硅层产生自热现象，因而T(大约为300K左右）非常小，因而Is数值非常小。
[0077] 结合参考图7所示，在PN结的反向特性阶段，由IV左右的工作电压完全未达到PN 结的反向击穿电压V(BR)数值。此时的多晶硅层中的电压无穷大，基于所述金属硅化物层 已熔断，因而所述电熔丝结构具有足够强的电阻，可有效提高信息读取的可靠性。 ,Ejry
[0078] Is=CTcxp- -^r-.............公式（1) KL
[0079] 本实施例中，在上述脉冲电压条件下，所述金属硅化物层具有良好的导电性，在信 息写入过程中，1. 5?2. 5V的脉冲条件下，金属硅化物层会被迅速熔断，从而不足10秒时间 内，一般只需1?2秒，便可完成信息写入，大大提高了集成电路信息写入的速度；在之后的 信息读取阶段中，所述导电层已熔断，且基于所述多晶硅层中的反向连接的PN结结构，所 述电熔丝结构提供足够大的电阻，以提高信息读取的可靠性。
[0080] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【权利要求】
1. 一种电烙丝结构，包括： 位于半导体衬底上的多晶娃层； 位于所述多晶娃层上的导电层，所述导电层的两端部分别为阴极和阳极； 其特征在于，所述多晶娃层包括惨杂有P型离子的第一区域和惨杂有N型离子的第二 区域，所述第一区域与第二区域相邻设置，且导电层的阴极投影位于所述第一区域内，阳极 投影位于所述第二区域内。
2. 如权利要求1所述的电烙丝结构，其特征在于，所述第一区域的P型离子浓度和第二 区域的N型离子的惨杂剂量为1. 0X 10"/cm2?1. 0X 10"/cm2。
3. 如权利要求1所述的电烙丝结构，其特征在于，所述第一区域的P型离子浓度和第二 区域的N型离子浓度为1〇19?10 2Vcm3。
4. 如权利要求1所述的电烙丝结构，其特征在于，所述P型离子为B，所述N型离子为 As 或 P。
5. 如权利要求1所述的电烙丝结构，其特征在于，所述导电层还包括位于阴极和阳极 之间的中间段，所述阴极和阳极的宽度大于所述中间段的宽度。
6. 如权利要求5所述的电烙丝结构，其特征在于，所述中间段的宽度为28?45nm，所 述阴极和阳极的宽度为0. 1?0. 5 y m。
7. 如权利要求1所述的电烙丝结构，其特征在于，所述导电层为金属娃化物层。
8. 如权利要求7所述的电烙丝结构，其特征在于，所述导电层厚度为200?300太。
9. 如权利要求1所述的电烙丝结构，其特征在于，所述多晶娃层的厚度为 500--1000 A。
10. -种如权利要求1所述电烙丝结构的使用方法，其特征在于，包括： 所述电烙丝结构的第一区域连接电源负极； 所述电烙丝结构的第二区域连接电源正极； 向所述电烙丝结构施加脉冲电压，烙断所述电烙丝，W写入信息； 向所述电烙丝结构施加工作电压，W读取所写入的信息。
11. 如权利要求10所述的使用方法，其特征在于，所述脉冲电压为1. 5?2. 5V。
12. 如权利要求11所述的使用方法，其特征在于，持续施加所述脉冲电压的时间小于 10砂。
【文档编号】H01L23/525GK104425446SQ201310365603
【公开日】2015年3月18日 申请日期:2013年8月20日 优先权日:2013年8月20日
【发明者】朱志炜 申请人:中芯国际集成电路制造(上海)有限公司