Cmos结构的形成方法
【专利摘要】一种CMOS结构的形成方法，在对第一区域的栅极结构两侧的半导体衬底内形成应力材料层后，先形成牺牲层，并平坦化牺牲层、第一硬掩膜层和第二硬掩膜层，使得第一硬掩膜层和第二硬掩膜层表面齐平且厚度相等，后续在去除所述第一硬掩膜层和第二硬掩膜层时，不会因为第一硬掩膜层和第二硬掩膜层具有高度差而需要过刻蚀，避免会在第一区域的MOS晶体管的偏移侧墙底部对应位置的半导体衬底内造成损伤，且不会使得第一栅极结构和第二栅极结构的顶部边缘的折角变为圆角。
【专利说明】CMOS结构的形成方法
【技术领域】
[0001]本发明涉及半导体制造技术，特别涉及一种CMOS结构的形成方法。
【背景技术】
[0002]金属氧化物半导体(MOS)晶体管是集成电路中最重要的有源器件之一，其中，以NMOS晶体管和PMOS晶体管互补形成的CMOS结构是深亚微米超大集成电路的组成单元。为了提高MOS晶体管的载流子迁移率，现有技术通常在沟道区引入应力，通过改变沟道区半导体衬底的晶格结构来提高载流子的迁移率。现有的应变引入技术通常包括:源漏外延锗硅技术、应力刻蚀阻挡层技术、应变记忆技术和应力临近技术等，由于一种应变技术形成产生的应力有限，为了提高沟道区的应力，通常采用几种应变引入技术同时对MOS晶体管的沟道区产生应力。
[0003]请参考图1?图7，为现有技术形成CMOS结构的剖面结构示意图。
[0004]请参考图1，提供半导体衬底20，所述半导体衬底20包括PMOS晶体管区域I和NMOS晶体管区域II，PMOS晶体管区域I和NMOS晶体管区域II之间利用浅沟槽隔离结构相隔离，在所述半导体衬底20的PMOS晶体管区域I表面形成第一栅极结构21，在所述第一栅极结构21的侧壁形成第一侧墙22，在所述半导体衬底20的NMOS晶体管区域II表面形成第二栅极结构31，在第二栅极结构31的侧壁形成第二侧墙32，在所述第一栅极结构21和第二栅极结构31的顶部表面形成硬掩膜层40 ；
[0005]请参考图2，以所述硬掩膜层40、第一侧墙22和第二侧墙32为掩膜，对暴露出的半导体衬底20进行轻掺杂，在第一栅极结构21两侧的PMOS晶体管区域I形成第一轻掺杂源漏区23，在第二栅极结构31两侧的NMOS晶体管区域II形成第二轻掺杂源漏区33 ；
[0006]请参考图3，在所述第一侧墙22的侧壁形成第一偏移侧墙25，在所述第二侧墙32的侧壁形成第二偏移侧墙35，在半导体衬底20表面形成图形化的光刻胶层41，所述图形化的光刻胶层41覆盖NMOS晶体管区域II，且暴露出第一栅极结构21两侧的半导体衬底20 ；
[0007]请参考图4，以所述硬掩膜层40、第一偏移侧墙25、图形化的光刻胶层41为掩膜，对第一栅极结构21两侧暴露出的半导体衬底20进行刻蚀形成沟槽，并在所述沟槽内外延形成应力材料层26，所述应力材料层26的材料为锗硅；
[0008]请参考图5，去除光刻胶层，在所述第一栅极结构21两侧的半导体衬底20内进行离子注入形成第一源漏区24，在所述第二栅极结构26两侧的半导体衬底20内进行离子注入形成第二源漏区34，在所述暴露出的第一源漏区24、第二源漏区34表面形成金属硅化物42 ；
[0009]请参考图6，利用刻蚀工艺去除所述硬膜层40、第一偏移侧墙25和第二偏移侧墙35 (请参考图5)；
[0010]请参考图7，在所述金属硅化物42表面、第一侧墙22和第二侧墙32侧壁表面、第一栅极结构21和第二栅极结构31的顶部表面形成应力刻蚀阻挡层44。
[0011]但利用现有技术形成的CMOS结构的漏电流偏大。
【发明内容】
[0012]本发明解决的问题是提供一种CMOS结构的形成方法，不仅能提高CMOS结构中沟道区的应力，而且漏电流较小。
[0013]为解决上述问题，本发明提供一种CMOS结构的形成方法，包括:提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述半导体衬底的第一区域表面具有第一栅极结构、位于第一栅极结构侧壁的第一侧墙和位于第一侧墙侧壁的第一偏移侧墙，所述第一栅极结构的顶部表面具有第一硬掩膜层，所述半导体衬底的第二区域表面具有第二栅极结构、位于第二栅极结构侧壁的第二侧墙和位于第二侧墙侧壁的第二偏移侧墙，所述第二栅极结构的顶部表面具有第二硬掩膜层；对第一区域的第一栅极结构两侧暴露出来的半导体衬底进行刻蚀，形成沟槽，并在所述沟槽内形成应力材料层；在所述半导体衬底表面形成表面平坦的牺牲层，所述牺牲层覆盖第一硬掩膜层、第二硬掩膜层表面；平坦化牺牲层、第一硬掩膜层和第二硬掩膜层，使得第一硬掩膜层和第二硬掩膜层表面齐平且厚度相等；去除剩余的牺牲层，并去除第一硬掩膜层、第二硬掩膜层、第一偏移侧墙和第二偏移侧墙；在半导体衬底表面、第一侧墙和第二侧墙侧壁表面、第一栅极结构和第二栅极结构的顶部表面形成应力刻蚀阻挡层。
[0014]可选的，所述牺牲层为具有流动性的介质材料层。
[0015]可选的，所述具有流动性的介质材料层为底部抗反射层材料、紫外光吸收氧化物层或有机绝缘层。
[0016]可选的，去除部分厚度的牺牲层和第一硬掩膜层、第二硬掩膜层的工艺为回刻蚀工艺或化学机械研磨工艺。
[0017]可选的，去除部分厚度的牺牲层和第一硬掩膜层、第二硬掩膜层后，剩余的第一硬掩膜层和第二硬掩膜层的厚度与第一偏移侧墙和第二偏移侧墙的厚度相对应，使得后续能同时完全去除第一硬掩膜层、第二硬掩膜层、第一偏移侧墙和第二偏移侧墙。
[0018]可选的，去除第一硬掩膜层、第二硬掩膜层、第一偏移侧墙和第二偏移侧墙的工艺为干法刻蚀工艺或湿法刻蚀工艺。
[0019]可选的，所述第一侧墙和第二侧墙的材料相同，所述第一偏移侧墙和第二偏移侧墙的材料相同，且所述第一侧墙、第二侧墙的材料与第一偏移侧墙、第二偏移侧墙的材料不同。
[0020]可选的，所述第一侧墙和第二侧墙、第一偏移侧墙和第二偏移侧墙为氧化硅层、氮化娃层、氮氧化娃层或三者的堆叠结构。
[0021]可选的，在第一区域形成第一栅极结构、第一侧墙、第一偏移侧墙、第一硬掩膜层，在第二区域形成第二栅极结构、第二侧墙、第二偏移侧墙和第二硬掩膜层的工艺包括:提供半导体衬底，在所述半导体衬底的第一区域表面形成第一栅极结构，在所述半导体衬底的第二区域表面形成第二栅极结构；在所述第一栅极结构侧壁形成第一侧墙，在所述第二栅极结构侧壁形成第二侧墙；在所述第一侧墙的侧壁形成第一偏移侧墙，在所述第二侧墙的侧壁形成第二偏移侧墙；在所述第一栅极结构的顶部表面形成第一硬掩膜层，在所述第二栅极结构的顶部表面形成第二硬掩膜层。
[0022]可选的，还包括:在形成第一侧墙和第二侧墙之后，在所述第一栅极结构两侧暴露出来的半导体衬底内形成第一轻掺杂源漏区，在所述第二栅极结构两侧暴露出来的半导体衬底内形成第二轻掺杂源漏区。
[0023]可选的，在形成第一偏移侧墙和第二偏移侧墙之后，在所述第一栅极结构两侧暴露出来的半导体衬底内形成第一源漏区，在所述第二栅极结构两侧暴露出来的半导体衬底内形成第二源漏区。
[0024]可选的，所述应力刻蚀阻挡层为具有拉应力或压应力的氮化硅层。
[0025]可选的，所述第一区域为NMOS晶体管区域或PMOS晶体管区域。
[0026]可选的，所述应力材料层的材料为锗硅或碳化硅。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]在对第一区域的栅极结构两侧的半导体衬底内形成应力材料层后，先形成牺牲层，并平坦化牺牲层、第一硬掩膜层和第二硬掩膜层，使得第一硬掩膜层和第二硬掩膜层表面齐平且厚度相等，后续在去除所述第一硬掩膜层和第二硬掩膜层时，不会因为第一硬掩膜层和第二硬掩膜层具有高度差而需要过刻蚀，避免会在第一区域的MOS晶体管的偏移侧墙底部对应位置的半导体衬底内形成凹陷，且不会使得第一栅极结构和第二栅极结构的顶部边缘的折角变为圆角。
【专利附图】
【附图说明】
[0029]图1?图7是现有技术CMOS结构的形成过程的剖面结构示意图；
[0030]图8?图17是本发明实施例的CMOS结构的形成过程的剖面结构示意图。
【具体实施方式】
[0031]由【背景技术】可知，现有技术形成的CMOS结构的漏电流偏大。
[0032]由于PMOS晶体管的沟道区的载流子迁移率低于PMOS晶体管的沟道区的载流子迁移率，且出于工艺成本的考虑，对于CMOS结构，通常只对PMOS晶体管采用源漏外延锗硅技术来提高PMOS晶体管的沟道区的载流子迁移率，使得PMOS晶体管的沟道区的载流子迁移率与PMOS晶体管的沟道区的载流子迁移率大致相当。但是请参考图4，由于形成应力材料层25需要对半导体衬底20进行刻蚀形成沟槽，所述刻蚀工艺在刻蚀形成沟槽时还会对硬掩膜层40进行刻蚀，使得第一栅极结构21顶部表面的硬掩膜层40的厚度变薄，从而使得第一栅极结构21顶部表面的硬掩膜层40和第二栅极结构31顶部表面的硬掩膜层40具有厚度差，当利用刻蚀工艺去除所述硬掩膜层40、第一偏移侧墙25和第二偏移侧墙35时，为了完全去除所述硬掩膜层40，需要进行过刻蚀，但在去除第一偏移侧墙25后，所述过刻蚀工艺会继续对第一偏移侧墙25底部的半导体衬底20进行刻蚀，造成损伤，甚至形成凹陷43(请参考图6)，所述凹陷43会影响最终形成的PMOS晶体管的电学性能，使得漏电流变大，由应力材料层产生的应力变小。同时，由于所述过刻蚀还会对第一栅极结构和第二栅极结构造成部分刻蚀，使得第一栅极结构和第二栅极结构的顶部表面变圆，当所述第一栅极结构和第二栅极结构为用于形成金属栅极的伪栅结构时，所述顶部表面变圆会影响伪栅结构的去除，使得后续形成的半导体结构的电学性能变差。
[0033]为此，本发明提供了一种CMOS结构的形成方法，在对第一区域的栅极结构两侧的半导体衬底内形成应力材料层后，先形成牺牲层，并平坦化牺牲层、第一硬掩膜层和第二硬掩膜层，使得第一硬掩膜层和第二硬掩膜层表面齐平且厚度相等，后续在去除所述第一硬掩膜层和第二硬掩膜层时，不会因为第一硬掩膜层和第二硬掩膜层具有高度差而需要过刻蚀，避免会在第一区域的MOS晶体管的偏移侧墙底部对应位置的半导体衬底内形成凹陷，且不会使得第一栅极结构和第二栅极结构的顶部边缘的折角变为圆角。
[0034]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0035]请参考图8?图17，为本发明实施例的CMOS结构的形成过程的剖面结构示意图。
[0036]请参考图8，提供半导体衬底100，所述半导体衬底100包括第一区域I和第二区域II，所述第一区域I和第二区域II之间利用浅沟槽隔离结构相隔离，在所述半导体衬底100的第一区域I表面形成第一栅极结构111，在所述半导体衬底100的第二区域II表面形成第二栅极结构121。
[0037]所述半导体衬底100为硅衬底、锗衬底、氮化硅衬底或者绝缘体上硅衬底等。本领域的技术人员可以根据需要选择所述半导体衬底100的类型，因此，所述半导体衬底的类型不应限制本发明的保护范围。在本实施例中，所述半导体衬底100为硅衬底，所述第一区域I为PMOS晶体管区域，用于形成PMOS晶体管，所述第二区域II为NMOS晶体管区域，用于形成NMOS晶体管。所述半导体衬底100的PMOS晶体管区域内还形成有N型阱区(未图示)，所述半导体衬底100的NMOS晶体管区域内还形成有P型阱区(未图示)。
[0038]在其他实施例中，所述第一区域I也可以为NMOS晶体管区域，所述第二区域II也可以为PMOS晶体管区域。
[0039]在本实施例中，所述第一栅极结构111和第二栅极结构121同时形成，在其他实施例中，所述第一栅极结构和第二栅极结构也可以分开形成。
[0040]在本实施例中，所述第一栅极结构111和第二栅极结构121为多晶硅栅极结构，包括位于半导体衬底表面的栅氧化层(未标不)和位于栅氧化层表面的多晶娃栅(未标不)。在其他实施例中，所述第一栅极结构和第二栅极结构为金属栅极结构，包括位于半导体衬底表面的高K栅介质层(未标示)和位于高K栅介质层表面的金属栅(未标示)，形成所述金属栅极结构的工艺为前栅工艺或后栅工艺。当采用后栅工艺形成金属栅极结构时，此时形成的第一栅极结构111和第二栅极结构121为伪栅结构，后续去除伪栅结构中的多晶硅伪栅形成金属栅。
[0041]请参考图9，在所述第一栅极结构111侧壁形成第一侧墙112，在所述第二栅极结构121侧壁形成第二侧墙122，在所述第一栅极结构111两侧暴露出来的半导体衬底100内形成第一轻掺杂源漏区113，在所述第二栅极结构121两侧暴露出来的半导体衬底100内形成第二轻掺杂源漏区123。
[0042]所述第一侧墙112和第二侧墙122的材料相同，为氧化硅、氮化硅或氮氧化硅，在本实施例中，所述第一侧墙112和第二侧墙122的材料为氧化硅，通过在所述第一栅极结构111和第二栅极结构121的侧壁分别形成第一侧墙112和第二侧墙122，以修复刻蚀形成第一栅极结构111和第二栅极结构121时侧壁的缺陷。且所述第一侧墙112和第二侧墙122还可以作为形成第一轻掺杂源漏区113、第二轻掺杂源漏区123的掩膜层。
[0043]形成第一侧墙112和第二侧墙113后，以第一栅极结构111和第一侧墙112为掩膜，在所述第一栅极结构111两侧暴露出来的半导体衬底100内通过离子注入工艺形成第一轻掺杂源漏区113，所述第一轻掺杂源漏区113注入的离子为P型离子；以第二栅极结构121和第二侧墙122为掩膜，在所述第二栅极结构121两侧暴露出来的半导体衬底100内通过离子注入工艺形成第二轻掺杂源漏区123，所述第二轻掺杂源漏区123注入的离子为N型离子。所述第一轻掺杂源漏区113作为后续形成的第一源漏区的一部分，所述第二轻掺杂源漏区123作为后续形成的第二源漏区的一部分，通过形成所述第一轻掺杂源漏区113和第二轻掺杂源漏区123以缓解MOS晶体管的热载流子注入效应。
[0044]在其他实施例中，也可以不形成第一轻掺杂源漏区和第二轻掺杂源漏区。
[0045]在本实施例中，所述第一侧墙112和第二侧墙122在同一形成工艺中同时形成。在其他实施例中，所述第一侧墙和第二侧墙也可以分开形成。
[0046]请参考图10，在所述第一侧墙112的侧壁形成第一偏移侧墙114，在所述第二侧墙122的侧壁形成第二偏移侧墙124。
[0047]所述第一偏移侧墙114和第二偏移侧墙124的材料相同，为氧化硅、氮化硅、氮氧化硅或三者的叠层结构，且所述第一偏移侧墙114和第二偏移侧墙124的材料与第一侧墙112和第二侧墙122的材料不同，具有较大的刻蚀选择比，使得后续在去除第一偏移侧墙114和第二偏移侧墙124后不会对第一侧墙112和第二侧墙122造成损伤。
[0048]在本实施例中，所述第一偏移侧墙114和第二偏移侧墙124在同一形成工艺中同时形成。在其他实施例中，所述第一偏移侧墙114和第二偏移侧墙124也可以分开形成。
[0049]请参考图11，在所述第一栅极结构111的顶部表面形成第一硬掩膜层115，在所述第二栅极结构121的顶部表面形成第二硬掩膜层125。
[0050]在本实施例中，所述第一硬掩膜层115、第二硬掩膜层125在形成第一偏移侧墙114和第二偏移侧墙124之后形成。在其他实施例中，所述第一硬掩膜层、第二硬掩膜层还可以在形成第一偏移侧墙和第二偏移侧墙之前形成，或者所述第一硬掩膜层、第二硬掩膜层还可以在形成第一侧墙和第二侧墙之前形成。
[0051]所述第一硬掩膜层115为第一栅极结构111提供掩膜，所述第二硬掩膜层125为第二栅极结构121提供掩膜，利用所述第一硬掩膜层115、第二硬掩膜层125使得第一栅极结构111和第二栅极结构121不会被后续的刻蚀工艺造成损伤。
[0052]所述第一硬掩膜层115、第二硬掩膜层125的材料为氧化娃、氮化娃、氮氧化娃、金属娃化物等，所述第一硬掩膜层115、第二硬掩膜层125的材料可以与第一偏移侧墙114、第二偏移侧墙124的材料相同，也可以不同。当所述第一硬掩膜层115、第二硬掩膜层125的材料与第一偏移侧墙114、第二偏移侧墙124的材料相同时，后续利用同一刻蚀工艺即可将第一硬掩膜层115、第二硬掩膜层125、第一偏移侧墙114、第二偏移侧墙124同时去除，节省了工艺成本。
[0053]在本实施例中，所述第一硬掩膜层115、第二硬掩膜层125在同一形成工艺中同时形成。在其他实施例中，所述第一硬掩膜层、第二硬掩膜层也可以分开形成。
[0054]请参考图12，在半导体衬底100表面形成图形化的光刻胶层130，所述图形化的光刻胶层130覆盖第二区域II，且暴露出第一栅极结构111两侧的半导体衬底100，以所述图形化的光刻胶层130为掩膜，在所述对第一区域I第一栅极结构111两侧暴露出来的半导体衬底100进行刻蚀，形成沟槽(未图示)，并在所述沟槽内形成应力材料层116。
[0055]在CMOS工艺中，出于工艺成本的考虑，通常只对NMOS晶体管或只对PMOS晶体管的源漏区形成应力材料层，以形成提高CMOS结构的工作速度。在本实施例中，在第一区域I的PMOS晶体管的源漏区形成应力材料层，所述应力材料层的材料为锗硅。在其他实施例中，还可以在第二区域II的NMOS晶体管的源漏区形成应力材料层，所述应力材料层的材料为碳化硅。所述应力材料层内可以原位掺杂有N型或P型杂质离子。由于所述应力材料层的材料与硅衬底的材料的晶格常数不匹配，会在NMOS晶体管或PMOS晶体管的沟道区形成拉应力或压应力，从而提高对应的MOS晶体管的载流子迁移率，提高MOS晶体管的工作速度。
[0056]在本实施例中，由于所述图形化的光刻胶层130覆盖第二区域II，因此在刻蚀形成沟槽时，所述刻蚀工艺会对第一栅极结构111顶部表面的第一硬掩膜层115和第一偏移侧墙114进行刻蚀，而不会对第二栅极结构121顶部表面的第二硬掩膜层125和第二偏移侧墙124进行刻蚀，使得刻蚀完成后所述第一硬掩膜层115的厚度Dl小于第二硬掩膜层125的厚度D2。如果利用现有技术直接去除所述第一硬掩膜层115、第二硬掩膜层125、第一偏移侧墙114和第二偏移侧墙124，由于第二硬掩膜层125的厚度较厚，如需完全去除第二硬掩膜层125，则会在去除第一偏移侧墙114后继续刻蚀第一偏移侧墙114底部的半导体衬底，在半导体衬底内形成凹陷，会影响MOS晶体管的漏电流。因此，本发明实施例先使得第一硬掩膜层115和第二硬掩膜层125的厚度相等，再利用刻蚀工艺去除第一硬掩膜层115、第二硬掩膜层125、第一偏移侧墙114和第二偏移侧墙124，避免发生过刻蚀，从而不会在第一偏移侧墙114底部的半导体衬底内形成凹陷，有利于提高CMOS结构的电学性能。
[0057]请参考图13，去除所述图形化的光刻胶层130 (请参考图12)，在所述第一栅极结构111两侧暴露出来的半导体衬底100内形成第一源漏区117，在所述第一源漏区117表面形成第一金属娃化物层118 ;在所述第二栅极结构121两侧暴露出来的半导体衬底100内形成第二源漏区127，在所述第二源漏区127表面形成第二金属硅化物层128。
[0058]在本实施例中，去除所述图形化的光刻胶层130后，对第一栅极结构111两侧暴露出来的应力材料层116进行P型重掺杂离子注入，形成第一重掺杂源漏区，所述第一重掺杂源漏区和第一轻掺杂源漏区113 (请参考图9)构成第一源漏区117。对第二栅极结构121两侧暴露出来的半导体衬底100进行N型重掺杂离子注入，形成第二重掺杂源漏区，所述第二重掺杂源漏区和第二轻掺杂源漏区123 (请参考图9)构成第二源漏区127。
[0059]在其他实施例中，也可以不进行P型重掺杂离子注入，所述应力材料层116内原位掺杂有P型杂质离子，所述应力材料层116作为第一重掺杂源漏区，所述第一重掺杂源漏区和第一轻掺杂源漏区113 (请参考图9)构成第一源漏区117。
[0060]所述第一金属硅化物层118和第二金属硅化物层128可以降低与源漏区相连接的导电插塞的接触电阻，有利于提高器件的响应速度。且所述第一金属硅化物层118和第二金属硅化物层128还可以保护源漏区免受后续刻蚀工艺的影响。
[0061]请参考图14，在所述半导体衬底100表面形成表面平坦的牺牲层140，所述牺牲层140覆盖第一硬掩膜层115、第二硬掩膜层125表面。
[0062]所述牺牲层140的材料为具有流动性的介质材料层、氧化硅层或氮化硅层等，所述具有流动性的介质材料层为形成过程中具有流动性的介质材料层，例如底部抗反射层(BARC, Bottom ant1-reflect1n coat)、深紫外光吸收氧化物层(DUO, Deep Ultra v1letlight absorbing oxide)或有机绝缘层(0DL),其中ODL层为日本信越化学工业株式会社(Shin-Etsu Chemical C0.Ltd)开发的一种高分子材料层,通常用于作为反应离子刻蚀工艺中最靠近硅衬底表面的一层掩膜层。所述底部抗反射层、深紫外光吸收氧化物层或有机绝缘层在形成过程中都具有流动性，可以完全填充满不同栅极结构之间的空隙，且使得最终形成的牺牲层140表面平坦。
[0063]当所述牺牲层140的材料为氧化硅层或氮化硅层等，利用化学气相沉积工艺形成所述牺牲层140后，对所述牺牲层140进行化学机械研磨，使得牺牲层140的表面平坦，且所述牺牲层140仍覆盖第一硬掩膜层115、第二硬掩膜层150表面。
[0064]在本实施例中，所述牺牲层140的材料为深紫外光吸收氧化物层，所述牺牲层140的材料与第一硬掩膜层115、第二硬掩膜层150的材料的刻蚀选择性相近，因此后续在去除牺牲层140的同时去除暴露出的第一硬掩膜层115和第二硬掩膜层125，使得最终形成的第一硬掩膜层115、第二硬掩膜层125、牺牲层140表面齐平。
[0065]请参考图15，平坦化牺牲层140、第一硬掩膜层115和第二硬掩膜层125，使得第一硬掩膜层115和第二硬掩膜层125表面齐平且厚度相等。
[0066]平坦化牺牲层140、第一硬掩膜层115和第二硬掩膜层125的工艺为化学机械研磨工艺、回刻蚀工艺或两种工艺的结合。
[0067]在本实施例中，采用回刻蚀工艺去除部分厚度的牺牲层140和第一硬掩膜层115、第二硬掩膜层125，由于所述牺牲层140的材料与第一硬掩膜层115、第二硬掩膜层150的材料的刻蚀选择性相近，使得最终形成的第一硬掩膜层115、第二硬掩膜层125、牺牲层140表面齐平。
[0068]在本实施例中，剩余的第一硬掩膜层115的厚度D5和剩余的第二硬掩膜层125的厚度D6相等，且与第一偏移侧墙的厚度D3和第二偏移侧墙的厚度D4相对应，使得后续能利用同一刻蚀工艺同时完全去除第一硬掩膜层、第二硬掩膜层、第一偏移侧墙和第二偏移侧墙。当后续的刻蚀工艺为干法刻蚀工艺时，所述第一硬掩膜层115的厚度D5和第二硬掩膜层125的厚度D6可以稍大于第一偏移侧墙的厚度D3和第二偏移侧墙的厚度D4。当后续的刻蚀工艺为湿法刻蚀工艺时，所述第一硬掩膜层115的厚度D5和第二硬掩膜层125的厚度D6等于第一偏移侧墙的厚度D3和第二偏移侧墙的厚度D4。通过控制所述剩余的第一硬掩膜层115的厚度Dl和第二硬掩膜层125的厚度D2，即可使得后续的刻蚀工艺能同时完全去除第一硬掩膜层115、第二硬掩膜层125、第一偏移侧墙114和第二偏移侧墙124。
[0069]请参考图16，去除剩余的牺牲层140 (请参考图15)，并去除第一硬掩膜层115 (请参考图15)、第二硬掩膜层125 (请参考图15)、第一偏移侧墙114 (请参考图15)和第二偏移侧墙124 (请参考图15)。
[0070]在本实施例中，先去除剩余的牺牲层140，再去除第一硬掩膜层115、第二硬掩膜层125、第一偏移侧墙114和第二偏移侧墙124。
[0071]去除第一硬掩膜层115、第二硬掩膜层125、第一偏移侧墙114和第二偏移侧墙124的工艺为干法刻蚀工艺或湿法刻蚀工艺。由于通过调节第一硬掩膜层115、第二硬掩膜层125的厚度,可以同时完全去除第一硬掩膜层115、第二硬掩膜层125、第一偏移侧墙114和第二偏移侧墙124，不会发生过刻蚀，不会在第一偏移侧墙114底部对应的半导体衬底100内形成凹陷，且也不会在第一栅极结构和第二栅极结构的顶部边缘的折角变为圆角。
[0072]在其他实施例中，也可以利用同一刻蚀工艺同时去除牺牲层、第一硬掩膜层、第二硬掩膜层、第一偏移侧墙和第二偏移侧墙。
[0073]请参考图17，在半导体衬底100表面、第一侧墙112和第二侧墙122侧壁表面、第一栅极结构111和第二栅极结构121的顶部表面形成应力刻蚀阻挡层135。
[0074]所述应力刻蚀阻挡层135用于为后续在源漏区和栅极结构表面刻蚀形成导电插塞时作为源漏区和栅极结构的刻蚀阻挡层，避免过刻蚀对源漏区和栅极结构造成损伤。
[0075]在本实施例中，所述应力刻蚀阻挡层135为具有拉应力或压应力的氮化硅层，由于所述应力刻蚀阻挡层135具有拉应力或压应力，且所述应力刻蚀阻挡层135位于半导体衬底100表面，利用所述应力刻蚀阻挡层135对NMOS晶体管或PMOS晶体管的沟道区产生应力作用，从而使得NMOS晶体管或PMOS晶体管的载流子迁移率变大。且由于所述第一偏移侧墙和第二偏移侧墙被去除，所述应力刻蚀阻挡层135与沟道区的距离更近，利用应力刻蚀阻挡层135在沟道区内形成的应力更大，有利于提高NMOS晶体管或PMOS晶体管的载流子迁移率。
[0076]在其他实施例中，位于第一区域I的应力刻蚀阻挡层和位于第二区域II的应力刻蚀阻挡层不同，位于第一区域I的应力刻蚀阻挡层对PMOS晶体管的沟道区产生压应力，位于第二区域II的应力刻蚀阻挡层对NMOS晶体管的沟道区产生拉应力，使得所述应力刻蚀阻挡层能同时提高NMOS晶体管或PMOS晶体管的载流子迁移率。
[0077]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种CMOS结构的形成方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述半导体衬底的第一区域表面具有第一栅极结构、位于第一栅极结构侧壁的第一侧墙和位于第一侧墙侧壁的第一偏移侧墙，所述第一栅极结构的顶部表面具有第一硬掩膜层，所述半导体衬底的第二区域表面具有第二栅极结构、位于第二栅极结构侧壁的第二侧墙和位于第二侧墙侧壁的第二偏移侧墙，所述第二栅极结构的顶部表面具有第二硬掩膜层； 对第一区域的第一栅极结构两侧暴露出来的半导体衬底进行刻蚀，形成沟槽，并在所述沟槽内形成应力材料层； 在所述半导体衬底表面形成表面平坦的牺牲层，所述牺牲层覆盖第一硬掩膜层、第二硬掩膜层表面； 平坦化牺牲层、第一硬掩膜层和第二硬掩膜层，使得第一硬掩膜层和第二硬掩膜层表面齐平且厚度相等； 去除剩余的牺牲层，并去除第一硬掩膜层、第二硬掩膜层、第一偏移侧墙和第二偏移侧m ; 在半导体衬底表面、第一侧墙和第二侧墙侧壁表面、第一栅极结构和第二栅极结构的顶部表面形成应力刻蚀阻挡层。
2.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述牺牲层为具有流动性的介质材料层。
3.如权利要求2所述的CMOS晶体管的形成方法，其特征在于，所述具有流动性的介质材料层为底部抗反射层材料、紫外光吸收氧化物层或有机绝缘层。
4.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，去除部分厚度的牺牲层和第一硬掩膜层、第二硬掩膜层的工艺为回刻蚀工艺或化学机械研磨工艺。
5.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，去除部分厚度的牺牲层和第一硬掩膜层、第二硬掩膜层后，剩余的第一硬掩膜层和第二硬掩膜层的厚度与第一偏移侧墙和第二偏移侧墙的厚度相对应，使得后续能同时完全去除第一硬掩膜层、第二硬掩膜层、第一偏移侧墙和第二偏移侧墙。
6.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，去除第一硬掩膜层、第二硬掩膜层、第一偏移侧墙和第二偏移侧墙的工艺为干法刻蚀工艺或湿法刻蚀工艺。
7.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一侧墙和第二侧墙的材料相同，所述第一偏移侧墙和第二偏移侧墙的材料相同，且所述第一侧墙、第二侧墙的材料与第一偏移侧墙、第二偏移侧墙的材料不同。
8.如权利要求7所述的CMOS晶体管的形成方法，其特征在于，所述第一侧墙和第二侧墙、第一偏移侧墙和第二偏移侧墙为氧化硅层、氮化硅层、氮氧化硅层或三者的堆叠结构。
9.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，在第一区域形成第一栅极结构、第一侧墙、第一偏移侧墙、第一硬掩膜层，在第二区域形成第二栅极结构、第二侧墙、第二偏移侧墙和第二硬掩膜层的工艺包括: 提供半导体衬底，在所述半导体衬底的第一区域表面形成第一栅极结构，在所述半导体衬底的第二区域表面形成第二栅极结构； 在所述第一栅极结构侧壁形成第一侧墙，在所述第二栅极结构侧壁形成第二侧墙； 在所述第一侧墙的侧壁形成第一偏移侧墙，在所述第二侧墙的侧壁形成第二偏移侧m ; 在所述第一栅极结构的顶部表面形成第一硬掩膜层，在所述第二栅极结构的顶部表面形成第二硬掩膜层。
10.如权利要求9所述的CMOS晶体管的形成方法，其特征在于，还包括:在形成第一侧墙和第二侧墙之后，在所述第一栅极结构两侧暴露出来的半导体衬底内形成第一轻掺杂源漏区，在所述第二栅极结构两侧暴露出来的半导体衬底内形成第二轻掺杂源漏区。
11.如权利要求9所述的CMOS晶体管的形成方法，其特征在于，在形成第一偏移侧墙和第二偏移侧墙之后，在所述第一栅极结构两侧暴露出来的半导体衬底内形成第一源漏区，在所述第二栅极结构两侧暴露出来的半导体衬底内形成第二源漏区。
12.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述应力刻蚀阻挡层为具有拉应力或压应力的氮化硅层。
13.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述第一区域为NMOS晶体管区域或PMOS晶体管区域。
14.如权利要求1所述的CMOS晶体管的形成方法，其特征在于，所述应力材料层的材料为锗娃或碳化娃。
【文档编号】H01L21/8238GK104425373SQ201310365882
【公开日】2015年3月18日 申请日期:2013年8月20日 优先权日:2013年8月20日
【发明者】李凤莲, 倪景华 申请人:中芯国际集成电路制造(上海)有限公司