一种抗静电释放的ldmos器件的制作方法
【专利摘要】一种抗静电释放的LDMOS器件，属于电子【技术领域】。本发明在常规LDMOS器件的漏端下方一侧部分区域增加一个低压P阱，使LDMOS器件中存在一个寄生的N-P-N-P-N结构，从而增加一条低导通阻抗的电流泄放路径，该结构等效于一个BJT串联SCR结构，它通过Kirk效应诱导的高电场转移来触发，并且该SCR阳极的空穴电流可由反偏PN结雪崩击穿大量提供，因此，在不增加额外掩膜板的情况下，增加一条低阻抗的电流泄放路径，从而使器件的抗ESD性能提高。本发明较传统的LDMOS的Vhold略微降低，但其失效电流It2较大幅度提高。
【专利说明】—种抗静电释放的LDMOS器件
【技术领域】
[0001]本发明属于电子【技术领域】,涉及半导体集成电路芯片的静电释放(ElectrostaticDischarge，简称为ESD)保护电路设计技术，尤指一种用于ESD防护的内嵌N-P-N-P-N的nLDMOS 结构。
【背景技术】
[0002]在集成电路芯片的生产、封装、测试过程中，静电放电是不可避免的现象。如果没有静电防护器件，当静电放电发生时，大的ESD电流会流过芯片内部电路，造成内部电路的器件损毁，从而导致芯片失效。随着集成电路工艺尺寸越来越小和各种先进工艺的发展，芯片更容易被ESD现象所损毁，因此，抗ESD的设计越来越受到重视。
[0003]在智能功率集成电路领域，LDMOS(Lateral Double-diffused MOS transistor)功率管被广泛应用于电路输出驱动级。图1为常规LDMOS器件的结构示意图。尽管输出端的LDMOS器件面积很大，但是由于Kirk效应引起高电场转移，使LDMOS功率管发生强烈snapback (折回)效应,从而导致其多指结构的寄生BJT的不均勻开启和电流集中，使得其ESD性能不高，很容易被ESD现象损坏。
[0004]为增加LDMOS器件的抗ESD能力，可以与之并联一个图2所示的LDM0S-SCR器件，该器件相当于是在图1所示传统的LDMOS器件的漏端增加一个P+注入区，形成晶闸管结构(又称可控硅，英文简写SCR)，利用SCR中的反向PN结的击穿来触发SCR开启，从而形成低阻抗的泄流路径，抗ESD能力大幅度提高，但是其维持电压Vhold相对于LDMOS大幅度降低，容易发生latch-up现象。
【发明内容】
[0005]本发明提供一种抗静电释放的LDMOS器件，该器件是在常规LDMOS器件的漏端下方的部分区域增加一个低压P阱，使得LDMOS中存在一个寄生的N-P-N-P-N结构，从而增加一条低导通阻抗的电流泄放路径，该N-P-N-P-N结构等效于一个BJT串联SCR结构，它通过Kirk效应诱导的高电场转移来触发，并且该SCR阳极的空穴电流可由反偏PN结雪崩击穿大量提供，因此，在不增加额外掩膜板的情况下，增加一条低阻抗的电流泄放路径，从而使器件的抗ESD性能提高。该N-P-N-P-N较传统的LDMOS的Vhold略微降低，但其失效电流It2较大幅度提高。
[0006]本发明详细技术方案为:
[0007]一种抗静电释放的LDMOS器件，如图3所示，包括一个常规LDMOS器件；所述常规LDMOS器件包括P型半导体衬底，位于P型半导体衬底表面的P型半导体基区和N型半导体漂移区，所述P型半导体基区和N型半导体漂移区相互独立、互不包含；在所述P型半导体基区表面具有相互独立、互不包含的N+源区和P+接触区，其中N+源区靠近N型半导体漂移区而P+接触区远离N型半导体漂移区，N+源区和P+接触区通过各自金属连线与源极金属相连；在所述N型半导体漂移区表面具有N+漏区，N+漏区通过自身金属连线与漏极金属相连；在N+源区和N+漏区之间的N型半导体漂移区表面具有场氧化层、在在N+源区和N+漏区之间的P型半导体基区表面具有栅氧化层，栅氧化层表面具有多晶硅栅极；在所述常规LDMOS器件的N+漏区下方的N型半导体漂移区中还具有一个与部分N+漏区相接触的低压P阱区。
[0008]本发明提供的抗静电释放的LDMOS器件，是在常规LDMOS器件的漏端下方的部分区域增加一个低压P讲，使得LDMOS中存在一个寄生的N-P-N-P-N结构(由N+漏区、低压P阱区、N型半导体漂移区、P型半导体基区和N+源区构成)，从而增加一条低导通阻抗的电流泄放路径，该N-P-N-P-N结构等效于一个BJT串联SCR结构，它通过Kirk效应诱导的高电场转移来触发，并且该SCR阳极的空穴电流可由反偏PN结雪崩击穿大量提供，因此，在不增加额外掩膜板的情况下，增加一条低阻抗的电流泄放路径，从而使器件的抗ESD性能提高。
[0009]上述方案的一些变形方案:
[0010](一)、如图4所示，该变形技术方案与图3所示不同的是，在低压P阱区旁边的N型半导体漂移区中增加一个与其余部分N+漏区相接触的低压N阱区。
[0011]本发明的有益效果是:
[0012]本发明提供的抗静电释放的LDMOS器件，在常规LDMOS器件的漏端下方的部分区域增加一个低压P阱，使得LDMOS中存在一个寄生的N-P-N-P-N结构(由N+漏区、低压P阱区、N型半导体漂移区、P型半导体基区和N+源区构成)，从而增加一条低导通阻抗的电流泄放路径，并通过利用Kirk效应诱导的尖峰电场转移来触发一条低导通阻抗的电流泄放路径，该电流泄放路径可看作是NPN型晶体管和SCR器件的串联结构，从而提高器件的ESD能力；本发明在制作过程中不需要额外的掩膜板，且与Bipolar CMOS DMOS工艺兼容。
【专利附图】
【附图说明】
[0013]图1为常规LDMOS器件结构示意图。
[0014]图2为现有的LDM0S-SCR器件结构示意图。
[0015]图3为本发明提供的抗静电释放的LDMOS器件结构示意图。
[0016]图4为本发明提供的抗静电释放的LDMOS器件的一种变形结构。
[0017]图5为本发明提供的抗静电释放的LDMOS器件的具体应用实例。
[0018]图6为本发明提供的抗静电释放的LDMOS器件具体应用实例的等效电路。
【具体实施方式】
[0019]为了使本发明所要解决的技术问题、技术方案及积极效果更加清楚明白，以下结合附图对本发明进行进一步详细说明。
[0020]一种抗静电释放的LDMOS器件，如图3所示，包括一个常规LDMOS器件；所述常规LDMOS器件包括P型半导体衬底，位于P型半导体衬底表面的P型半导体基区和N型半导体漂移区，所述P型半导体基区和N型半导体漂移区相互独立、互不包含；在所述P型半导体基区表面具有相互独立、互不包含的N+源区和P+接触区，其中N+源区靠近N型半导体漂移区而P+接触区远离N型半导体漂移区，N+源区和P+接触区通过各自金属连线与源极金属相连；在所述N型半导体漂移区表面具有N+漏区，N+漏区通过自身金属连线与漏极金属相连；在N+源区和N+漏区之间的N型半导体漂移区表面具有场氧化层、在在N+源区和N+漏区之间的P型半导体基区表面具有栅氧化层，栅氧化层表面具有多晶硅栅极；在所述常规LDMOS器件的N+漏区下方的N型半导体漂移区中还具有一个与部分N+漏区相接触的低压P阱区。
[0021]图3所示的抗静电释放的LDMOS器件在实际应用中的实施例如图5所示，将漏极接高压引脚VCC，源极和栅极接GND。当VCC对于GND遭受一个正的ESD电压时，随着电压的升高,在发生由于Kirk效应而导致的大折回之前，电压主要集中在Pbody/HVNW结(P型半导体基区与N型半导体漂移区形成的结)，寄生NPN管Qimios导通，电流路径为pathl。随着LDMOS的电子电流增大，HVNW区(N型半导体漂移区)发生Kirk效应，导致尖峰电场由Pbody/HVNW向漏端移动，最终电压主要降在HVNW/N+结(N型半导体漂移区与N+漏区形成的结)上，而Pbody/HVNW结上的压降大大降低，此时由于N+/LVPW结(N+漏区与低压P阱区形成的结)与HVNW/N+是并联关系，因此若HVNW/N+结上的压降大于N+/LVPW结的击穿电压，N+/LVPW结就可以发生雪崩击穿，而N+/LVPW/HVNW可以组成NPN器件，LVPff/HVNW/Pbody/N+可以组成SCR器件，使BJT串联SCR的路径开启，从而产生一条低阻抗的电流泄放路径path2，其等效电路图如图6所示。该电流泄放路径path2使得器件的ESD性能相比于传统LDMOS器件得到很大提高。而由于该SCR器件的阳极空穴完全由N+/LVPW结雪崩产生，因此其维持电压比传统LDM0S-SCR器件高。
[0022]综上所述，本发明提供了一种抗静电释放的LDMOS器件。本发明通过在常规LDMOS器件漏端下方一侧部分区域增加一个低压P讲，从而使LDMOS并联一个N-P-N-P-N结构，该结构通过LDMOS的Kirk效应诱导的高电场转移来触发。从而增加一条低导通阻抗的电流泄放路径，使器件的抗ESD性能提高。
[0023]以上所述仅为本发明的部分【具体实施方式】而已，仅用于说明本发明而非限制本发明，凡是本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种抗静电释放的LDMOS器件，包括一个常规LDMOS器件；所述常规LDMOS器件包括P型半导体衬底，位于P型半导体衬底表面的P型半导体基区和N型半导体漂移区，所述P型半导体基区和N型半导体漂移区相互独立、互不包含；在所述P型半导体基区表面具有相互独立、互不包含的N+源区和P+接触区，其中N+源区靠近N型半导体漂移区而P+接触区远离N型半导体漂移区，N+源区和P+接触区通过各自金属连线与源极金属相连；在所述N型半导体漂移区表面具有N+漏区，N+漏区通过自身金属连线与漏极金属相连；在N+源区和N+漏区之间的N型半导体漂移区表面具有场氧化层、在在N+源区和N+漏区之间的P型半导体基区表面具有栅氧化层，栅氧化层表面具有多晶硅栅极；在所述常规LDMOS器件的N+漏区下方的N型半导体漂移区中还具有一个与部分N+漏区相接触的低压P阱区。
2.根据权利要求1所述的抗静电释放的LDMOS器件，其特征在于:在所述低压P阱区旁边的N型半导体漂移区中增加一个与其余部分N+漏区相接触的低压N阱区。
【文档编号】H01L23/62GK103606544SQ201310414067
【公开日】2014年2月26日 申请日期:2013年9月12日 优先权日:2013年9月12日
【发明者】张波, 樊航, 曲黎明, 盛玉荣, 蒋苓利 申请人:电子科技大学