包括翼片和漏极延伸区的半导体器件和制造方法

包括翼片和漏极延伸区的半导体器件和制造方法
【专利摘要】本发明涉及包括翼片和漏极延伸区的半导体器件和制造方法。半导体器件的一个实施例包括在半导体主体的第一侧的翼片。半导体器件进一步包括在翼片的至少部分中的第二传导类型的主体区。半导体器件进一步包括第一传导类型的漏极延伸区、第一传导类型的源极区和漏极区、和邻接翼片的相对壁的栅极结构。主体区和漏极延伸区接连地布置在源极区和漏极区之间。
【专利说明】包括翼片和漏极延伸区的半导体器件和制造方法
【技术领域】
[0001]本发明涉及半导体器件的领域，并且具体地涉及一种包括翼片和漏极延伸区的半导体器件和制造方法。
【背景技术】
[0002]在用于例如汽车和工业应用中的功率晶体管器件的发展中的一个目标是提供高阻断电压和低导通状态电阻。横向晶体管结构具有可以通过缩放漂移区来调节阻断电压的优点。希望发展提供高阻断电压和低导通状态电阻的设计构思。

【发明内容】

[0003]根据实施例，半导体器件包括在半导体主体的第一侧的翼片。半导体器件进一步包括在翼片的至少部分中的第二传导类型的主体区。半导体器件进一步包括第一传导类型的漏极延伸区、第一传导类型的源极区和漏极区、和邻接翼片的相对壁的栅极结构。主体区和漏极延伸区接连地布置在源极区和漏极区之间。
[0004]根据另一个实施例，提供了制造半导体器件的实施例的方法。该方法包括在半导体主体的第一侧形成翼片。在翼片的至少部分内形成第二传导类型的主体区。该方法进一步包括形成第一传导类型的漏极延伸区、形成第一传导类型的源极和漏极区、以及形成邻接翼片的相对壁的栅极结构。主体区和漏极延伸区接连地布置在源极区和漏极区之间。
[0005]本领域技术人员在阅读后面的详细描述以及观看附图时将意识到附加的特征和优点。
【专利附图】

【附图说明】
[0006]附图被包括以提供对本发明进一步的理解，并且合并到说明书中以及构成说明书的部分。附图图示了本发明的实施例并且与描述一起用于解释本发明的原理。本发明的其它实施例和许多预期的优点将容易地被理解，因为通过参考后面的详细描述它们变得更好理解。附图的元件不一定相对彼此成比例。相同的参考数字指定对应的类似部分。
[0007]图1图示了包括翼片和漏极延伸区的半导体器件的一个实施例。
[0008]图2A到2D图示了包括翼片和漏极延伸区的半导体器件的一个实施例的不同视图，其中深主体区用作电荷补偿区。
[0009]图3A图示了包括翼片和漏极延伸区的半导体器件的一个实施例，其中漏极延伸区主要形成在翼片外侧。
[0010]图3B图示了包括并联连接的晶体管单元的半导体器件的一个实施例的并联连接，该晶体管单元包括翼片和漏极延伸区，其中漏极延伸区主要形成在翼片外侧。
[0011]图4图示了包括翼片、漏极延伸区和掩埋电介质的半导体器件的一个实施例。
[0012]图5A和5B图示了根据包括翼片和漏极延伸区的半导体器件的实施例的栅极结构和沟道区。[0013]图6图示了包括翼片和漏极延伸区的集成电路的一个实施例。
[0014]图7图示了制造包括翼片和漏极延伸区的半导体器件的工艺流程的一个实施例。
[0015]图8图示了制造包括翼片和漏极延伸区的半导体器件的主体区的工艺流程的一个实施例。
[0016]图9图示了制造包括翼片和漏极延伸区的半导体器件的源极和漏极区的工艺流程的一个实施例。
[0017]图1OA到IOE图示了制造包括翼片和漏极延伸区的半导体器件的方法的一个实施例的横截面视图和三维视图。
【具体实施方式】
[0018]在后面的详细描述中参考附图，附图形成本详细描述的一部分并且在附图中通过图示的方式示出本发明可以在其中实践的具体实施例。要理解，在不脱离本发明范围的情况下可以利用其它实施例并且可以做出结构和逻辑的改变。例如针对一个实施例图示或描述的特征可以用在其它实施例上或与其它实施例联合使用以产生再进一步的实施例。本发明意图包括这样的修改和变化。使用具体语言描述了示例，具体的语言不应当解释为限制所附权利要求的范围。附图不是按比例的并且仅出于说明的目的。为了清楚，如果没有另外陈述，在不同附图中对应的元件已由相同的参考指定。
[0019]术语“具有”、“包含”、“包括”、“含有”等是开放的并且这些术语指示所述结构、元件或特征的存在但不排除附加的元件或特征。
[0020]术语“接连地”、“陆续地”等指示元件的宽松排序，不排除附加的元件放入有序的元件之间。
[0021]冠词“一”、“一个”、和“该”意图包括复数以及单数，除非上下文另外清楚地指示。
[0022]在本说明书中，P型或P掺杂可以指代第一传导类型而η型或η掺杂指代第二传导类型。半导体器件可以以相反的掺杂关系形成，使得第一传导类型可以是P掺杂并且第二传导类型可以是η掺杂。另外，一些附图通过紧跟掺杂类型指示或“ + ”图示了相对掺杂浓度。例如，“η_”表示掺杂浓度小于“η”掺杂区的掺杂浓度而“η+”掺杂区具有大于“η”掺杂区的掺杂浓度。然而，指示相对掺杂浓度不表示相同相对掺杂浓度的掺杂区具有相同的绝对掺杂浓度，除非另外陈述。例如，两个不同η+区可以具有不同的绝对掺杂浓度。同样适用于例如η.和ρ+区。
[0023]如果第二传导类型是互补的，第一传导类型可以是η型或P型。
[0024]术语“电连接”描述电连接元件之间的永久的低电阻连接，例如有关元件之间的直接接触或经由金属和/或高掺杂半导体的低电阻接触。
[0025]要理解本文中描述的各种实施例的特征可以彼此结合，除非另外特别注明。
[0026]图1图示了半导体器件100的第一实施例的透视图。半导体器件100包括定位在半导体主体Iio的第一侧的、高度hi的翼片120。翼片120可以是半导体主体110的部分，其通过例如将凹部刻蚀到半导体主体110中来形成。翼片120的部分包括第二传导类型的主体区130。主体区130和第一传导类型的漏极延伸区140在第一传导类型的源极区160和第一传导类型的漏极区165之间接连地布置。源极区160、主体区130、漏极延伸区140、和漏极区165可以彼此邻接，但是可选的进一步半导体区可以布置在任何这些区之间。[0027]漏极延伸区140的平均掺杂浓度低于漏极区165的掺杂浓度。根据一个实施例，漏极延伸区140和漏极区165包括不同的掺杂剂，例如不同的元素或化合物。在一个实施例中，漏极延伸区140的掺杂浓度小于IO18CnT3并且源极区160和漏极区165中的每一个的掺杂浓度至少是1019cm_3。根据一个实施例，主体区的掺杂浓度在IO16CnT3和IO19CnT3之间变动。
[0028]栅极结构150邻接翼片120的相对壁。栅极结构150可以包括栅电极材料，例如金属、金属化合物、高掺杂半导体材料(诸如高掺杂多晶娃)中的一个或其结合。栅极结构150进一步包括栅极电介质，例如Si02。根据另一个实施例，栅极结构150包括邻接翼片120的未掺杂或轻掺杂部分的金属。在这种情况中，阈值电压由翼片120的未掺杂或轻掺杂部分(诸如未掺杂或轻掺杂主体区130)和金属之间的接触势垒限定。栅极结构150邻接主体区130内的第一传导类型的沟道区135。根据一个实施例，栅极电介质邻接沟道区135并且将沟道区135与栅电极绝缘。根据另一个实施例，栅极结构150的金属或金属化合物邻接沟道区135并且形成肖特基类型结。可以通过将电压施加到栅极结构150来控制沟道区135中的传导性。因此，可以控制源极区160和漏极区165之间的电流流动。
[0029]栅极结构150的底侧通过底部电介质155而与半导体主体110电绝缘。底部电介质155具有足够的厚度以确保在栅极结构150的底侧对栅极结构150和半导体主体110的希望程度的电隔离。根据一个实施例，底部电介质155的厚度大于栅极结构150的栅极电介质的厚度。
[0030]增加翼片120的高度hi还将增加沟道区135的面积并且将导致半导体器件100的导通状态电阻的减小。在一个实施例中，翼片120的高度hi在0.5 μ m和20 μ m之间变动。
[0031]漏极延伸区140可以吸收施加在源极区160和漏极区165之间的、高达半导体器件100的电压阻断能力的反向电压。半导体器件100的击穿电压的值依赖于漏极延伸区140的横向延伸和掺杂浓度。因此，漏极延伸区140的长度可以用于调节半导体器件100的击穿电压。在一个实施例中，漏极延伸区140的长度11在0.5μπι和IOOym之间变动。
[0032]通过在翼片120的壁处形成沟道区135以及在沟道区135和漏极区165之间布置漏极延伸区，半导体器件100实现高阻断电压和低接通电阻以及器件面积的最小化。
[0033]参照图2Α到2D，在不同视图中图示了半导体器件200的一个实施例。在这些视图中的一些中，元件可以是可见的并且由符号表示，然而相同的元件在其它视图中可以是不可见的。因此图2Α到2D要一起观察。图2Α图示了半导体器件200的透视图。图2Β图示了沿图2Α的截面ΒΒ’的横截面视图，图2C图示了沿图2Α的截面CC’的横截面视图，并且图2D图示了沿图2Α的截面DD’的横截面视图。
[0034]半导体器件200包括定位在半导体主体210的第一侧的翼片220。半导体主体210包括第二传导类型的深主体区270、半导体层280 (例如第一或第二传导类型的外延半导体层)、第一或第二传导类型的掩埋层290、和半导体衬底295。
[0035]掩埋层290可以是高掺杂的，实现对垂直双极晶体管注入电荷载流子到半导体衬底295中的抑制或降级。掩埋层290可以包括比半导体层280高的掺杂浓度。在一个实施例中，半导体衬底295是η掺杂的并且掩埋层290是ρ+掺杂的。在另一个实施例中，半导体衬底295是P掺杂的并且掩埋层290是η+掺杂的。根据另一个实施例，半导体衬底295是部分的绝缘体上硅(SOI)衬底。根据再另一个实施例，半导体衬底295和掩埋层290被结合在高掺杂的半导体衬底中。
[0036]在图2A到2D中图示的实施例中，翼片220包括第二传导类型的主体区230、沟道区235、第一传导类型的漏极延伸区240、和邻接漏极延伸区240的顶面的浅沟槽隔离(STI)245。具有大于栅极结构250的栅极电介质的厚度的绝缘层246在漏极延伸区240的区域中的相对壁处邻接翼片220 (参见图2D)。栅极结构250在沟道区235的区域中的顶面上和两个相对壁处邻接翼片220 (参见图2C)。归因于高电场击穿，浅沟槽隔离245和栅极结构250在漏极延伸区240上的布置在漏极延伸区240中实现较高的掺杂。这实现了导通状态电阻的进一步减小。在翼片220的顶面上的栅极结构250也可以没有。栅极结构250与深主体区270通过底部电介质255电隔离。
[0037]在其两端，翼片220邻接第一传导类型的源极区260和第一传导类型的漏极区265。源极区260电连接到源极接触263，例如延伸到半导体主体210中的高掺杂多晶硅和/或金属源极接触。漏极区265电连接到漏极接触268，例如高掺杂的多晶硅和/或金属漏极接触。
[0038]源极区260和漏极区265中的一个或两个都可以和漏极延伸区240 —样深地延伸到半导体主体210中或在深主体区270中结束。
[0039]源极和漏极区260、265中的一个也可以较深地延伸到半导体主体210中。根据一个实施例，源极和漏极区260、265中的一个可以在顶面处结束或延伸到半导体层280、掩埋层290和半导体衬底295之一中。
[0040]如在图2B中图示的，漏极接触268延伸通过漏极区265并且在半导体层280处结束。与半导体层280共享传导类型的可选的高掺杂第一接触层269可以布置在半导体层280和漏极接触268之间用于减小接触电阻。同样地，源极接触263延伸通过源极区260并且在深主体区270处结束。与深主体区270共享传导类型的可选的高掺杂第二接触层264可以布置在深主体区270和源极接触263之间用于减小接触电阻。
[0041]深主体区270电连接到主体区230并且在漏极延伸区240以下沿横向方向延伸。深主体区270和漏极延伸区240构成超级结(SJ)结构。深主体区270和漏极延伸区240之间的电荷补偿实现漏极延伸区240的较高掺杂同时保持电压阻断能力。因此，可以改进导通状态电阻。当从半导体主体210的第一侧观察时，漏极延伸区240、深主体区270、半导体层280、掩埋层290、和半导体衬底295陆续地布置。另外的区可以定位在漏极延伸区240、深主体区270、半导体层280、掩埋层290、和半导体衬底295中的任何之间。
[0042]关于细节，例如栅极结构250、底部电介质255、主体区230、漏极延伸区240、源极区260、漏极区265、和翼片120的材料、形状，参考图1描述的实施例的信息同样地适用。
[0043]在一个实施例中，深主体区270的最大掺杂浓度在IO16CnT3和IO18CnT3之间变动，半导体层280的最大掺杂浓度在IO15CnT3和IO18CnT3之间变动，掩埋层290的最大掺杂浓度在IO17CnT3和IO21CnT3之间变动。
[0044]图3A图示了根据另一个实施例的半导体器件300的透视图。在半导体器件300中，漏极延伸区340主要形成在翼片320的外侧。
[0045]半导体器件300包括定位在半导体主体310的第一侧的翼片320。半导体主体310进一步包括第二传导类型的主体区330、沟道区335、第一传导类型的漏极延伸区340、和邻接漏极延伸区340的顶面的浅沟槽隔离345。类似于图2A中图示的实施例，栅极结构在翼片320的两个相对壁处并且可选地在顶面邻接翼片320 (图3A中未图示，参见图2A)。半导体器件300进一步包括第二传导类型的深主体区370、将栅极结构与深主体区370绝缘的底部电介质(图3A中未图示，参见图2A)、第一或第二传导类型的半导体层380、第一或第二传导类型的高掺杂的掩埋层390、和半导体衬底395。
[0046]掩埋层390实现对垂直双极晶体管注入电荷载流子到半导体衬底395中的抑制或降级。掩埋层390可以具有比半导体层380高的掺杂浓度。在一个实施例中，半导体衬底395是η掺杂的并且掩埋层390是ρ+掺杂的。在另一个实施例中，半导体衬底395是ρ掺杂的并且掩埋层390是η+掺杂的。根据另一个实施例，半导体衬底395是部分的绝缘体上硅(SOI)衬底。根据再另一个实施例，半导体衬底395和掩埋层390被结合在高掺杂的半导体衬底中。
[0047]归因于高电场击穿，浅沟槽隔离345和栅极结构在漏极延伸区340上的布置在漏极延伸区340中实现较高的掺杂。这实现了导通状态电阻的进一步减小。在翼片320的顶面上也可以没有栅极结构。
[0048]在其两端，翼片320邻接第一传导类型的源极区360和第一传导类型的漏极区365。源极区360电连接到源极接触363，例如延伸到半导体主体310中的高掺杂多晶硅和/或金属源极接触。漏极区365电连接到漏极接触368，例如高掺杂的多晶硅和/或金属漏极接触。
[0049]源极区360和漏极区365中的一个或两个都可以和漏极延伸区340 —样深地延伸到半导体主体310中或在深主体区370中结束。
[0050]源极和漏极区360、365中的一个也可以较深地延伸到半导体主体310中。根据一个实施例，源极和漏极区360、365中的一个可以在顶面处结束或延伸到半导体层380、掩埋层390和半导体衬底395中的一个中。
[0051]类似于图2Α到2D中图示的实施例，漏极接触368可以延伸通过漏极区365并且在半导体层380处结束。与半导体层380共享传导类型的可选的高掺杂第一接触层可以布置在半导体层380和漏极接触368之间用于减小接触电阻。同样地，源极接触363可以延伸通过源极区360并且在深主体区370处结束。与深主体区370共享传导类型的可选的高掺杂第二接触层可以布置在深主体区370和源极接触363之间用于减小接触电阻。
[0052]深主体区370电连接到主体区330并且在漏极延伸区340以下沿横向方向延伸。深主体区370和漏极延伸区340构成超级结(SJ)结构。深主体区370和漏极延伸区340之间的电荷补偿实现漏极延伸区340的较高掺杂同时保持电压阻断能力。因此，可以改进导通状态电阻。
[0053]如在图3Α中图示的，通过主要在翼片320的外侧形成漏极延伸区340，漏极延伸区340的横截面面积大于翼片320的横截面面积。这允许导通状态电阻的进一步减少。
[0054]当从半导体主体310的第一侧观察时，漏极延伸区340、深主体区370、半导体层380、掩埋层390、和半导体衬底395陆续地布置。另外的区可以定位在漏极延伸区340、深主体区370、半导体层380、掩埋层390、和半导体衬底395中的任何之间。
[0055]图3Β图示了包括并联连接的晶体管单元的半导体器件300的一个示例，晶体管单元具有翼片和漏极延伸区，其中漏极延伸区主要形成在翼片外侧。图3Α图示了一个晶体管单元，而图3B是并联连接的晶体管单元的一个示例。包括主体区330a、330b的翼片320a、320b中的每个与一个晶体管单元相关联。虽然如图3b中图示的，可以为每个晶体管单元提供分离的源极接触363a、363b和分离的漏极接触368a、368b，但是也可以为所有或多个晶体管单元提供公共源极接触和公共漏极接触。
[0056]关于图3A和3B的图示元件的细节，例如主体区330、漏极延伸区340、源极区360、漏极区365的材料和掺杂浓度，与参考图1和2A到2D描述的实施例有关的细节同样地适用。
[0057]图4图示了根据另一个实施例的半导体器件400。类似于图2A到2D中图示的半导体器件200的相应的元件，半导体器件400包括翼片420、主体区430、沟道区435、漏极延伸区440、浅沟槽隔离445、栅极结构450、源极区460、源极接触463、漏极区465、漏极接触468和深主体区470。除了图2A到2D中图示的半导体器件200，半导体器件400还包括绝缘体上硅(SOI)衬底。换句话说，掩埋电介质481 (例如掩埋氧化物)代替图2A到2D中图示的半导体层280和掩埋层290。掩埋电介质481消除了从半导体器件400到掩埋电介质481以下的半导体衬底495中的任何寄生垂直电流流动。
[0058]图5A和图5B图不了具有栅极结构的不同布局的不例。在图5A中包括栅极电介质和栅电极的栅极结构550a覆盖包括主体区530的翼片520的相对壁，而在图5B中栅极结构550b还邻接翼片520的顶面。沟道区535a、535b形成部分主体区530并且邻接相应的栅极结构550a、550b。在沟道区535a、535b中，电荷载流子密度可以由场效应控制。作为示例，施加到栅极结构550a、550b的电压可以在沟道区535a、535b中引起反型电荷，例如在P掺杂主体区中引起η导电沟道。邻接栅极结构550a、550b的主体区530中的均质掺杂在沟道区535a、535b上导致均质电流分布并且由此扩大沟道区535a、535b的载流面积。换句话说，邻接栅极结构550a、550b的主体区530中的均质掺杂导致沿沟道区535a、535b的均质阈值电压。参考图9描述在沟道区535a、535b中制造均质掺杂的一个示例。
[0059]在图5A和5B中图示的每个示例中，底部电介质555具有足够的厚度以确保在栅极结构550a、550b和深主体区570之间的希望的电隔离。
[0060]图6是集成电路的示意图示，该集成电路包括第一区域710中的、具有翼片和漏极延伸区的半导体器件700 (例如根据本文中描述的实施例的半导体器件)和第二区域720中的其它电路元件(例如模拟和/或数字电路块)。其它电路元件可以包括电阻器、电感器、晶体管、二极管及其结合中的一个或多个。
[0061]图7图示了制造半导体器件的方法的示意工艺流程。工艺特征SlOO包括在半导体主体的第一侧形成翼片。工艺特征SllO包括在翼片的至少部分中形成第二传导类型的主体区。工艺特征S120包括形成第一传导类型的漏极延伸区。漏极延伸区还可以在形成翼片之前形成，例如通过外延生长。然后在漏极延伸区的至少部分中形成翼片并且例如通过将掺杂剂注入到翼片中而在翼片的至少部分中形成主体区。工艺特征S130包括形成第一传导类型的源极和漏极区。工艺特征S140包括形成邻接翼片的相对壁的栅极结构，其中主体区和漏极延伸区接连地布置在源极区和漏极区之间。
[0062]图8是制造主体区的均质掺杂沟道区部分的方法的工艺流程的示意图示。沟道区部分中的均质掺杂剂浓度抵消沿翼片壁的非均质电流流动并且因此最大化载流面积。
[0063]工艺特征S200包括以不同的注入能量例如通过翼片的壁和/或顶面或者通过半导体主体的表面将掺杂剂注入到主体区的变化的深度中。注入能量El到En可以导致中心在距主体区或半导体主体的顶面的距离xl到xn处的掺杂剂浓度的高斯(Gaussian)分布。
[0064]工艺特征S210包括通过对主体区施加热量来热扩散掺杂剂。由此，在距离xl到xn处的掺杂剂浓度的高斯分布扩张并且逐渐地彼此重叠，从而在主体区的沟道区中导致均质的掺杂浓度。
[0065]图9是制造第一传导类型的源极区和漏极区的方法的工艺流程的示意图示。
[0066]工艺特征S300包括形成从第一侧延伸到半导体主体中的第一接触沟槽。
[0067]工艺特征S310包括形成从第一侧延伸到半导体主体中的第二接触沟槽。
[0068]工艺特征S320包括掺杂第一和第二接触沟槽中的每一个的壁和底侧。在一个实施例中，掺杂包括:在接触沟槽中的每一个的壁和底侧处形成掺杂的硅酸盐玻璃，例如用于硅的η掺杂的磷硅酸盐玻璃(PSG)或用于硅的ρ掺杂的硼硅酸盐玻璃(BSG);并且通过将热量施加到掺杂的硅酸盐玻璃来使掺杂的硅酸盐玻璃的掺杂剂热扩散通过接触沟槽中的每一个的底侧和壁；以及其后，去除掺杂的硅酸盐玻璃。在另一个实施例中，掺杂包括通过接触沟槽的侧壁倾斜地注入掺杂剂。
[0069]工艺特征S330包括用传导材料(例如高掺杂的多晶硅和/或金属)填充第一和第二接触沟槽，由此提供与源极和漏极区的电接触。
[0070]图1OA到IOE图示了根据实施例的在半导体器件的制造期间处于不同状态的半导体衬底1195的不意横截面视图和透视图。
[0071]在图1OA中图示了半导体衬底1195。在一个实施例中，半导体衬底包括下列中的一个:在η掺杂半导体衬底上的ρ掺杂半导体层、在P掺杂半导体衬底上的η掺杂半导体层、和绝缘体上硅衬底、高掺杂的半导体衬底。
[0072]参照图1OB中的半导体衬底1195的示意横截面视图，第一传导类型的掩埋层1190形成在半导体衬底1195的第一侧。可以通过注入第一传导类型的掺杂剂到半导体衬底1195中或通过扩散它们到半导体衬底1195中来形成掩埋层1190。掩埋层1190还可以通过层沉积(例如外延生长)来形成。
[0073]参照图1OC中的半导体衬底1195的示意横截面视图，第一或第二传导类型的、具有比掩埋层1190的浓度低的掺杂浓度的层1180例如通过层沉积(诸如外延生长)而形成在掩埋层1190上。在一个实施例中，掩埋层1190的掺杂浓度至少是IO17CnT3并且外延生长层1180的掺杂浓度小于1018cnT3。
[0074]进一步的处理产生如在图1OD的透视图中图示的结构，所述进一步的处理包括形成主体区1130、形成深主体区1170和形成包括主体区1130的翼片1120。半导体主体1110包括半导体衬底1195、掩埋层1190、层1180和深主体区1170的堆叠。
[0075]参照图示沿图1OD的线AA’的横截面的图1OE的示意横截面视图，浅沟槽隔离1145形成在翼片1120的顶侧处。浅沟槽隔离1145可以通过刻蚀浅沟槽到翼片1120中并且通过用绝缘材料(例如SiO2)来填充沟槽而形成。主体区1130电连接到深主体区1170并且邻接漏极延伸区1140。主体区1130和/或漏极延伸区1140可以通过多个掩蔽注入来形成。漏极延伸区1140还可以是层1180的部分。漏极延伸区1140可以形成在翼片1120的至少部分中并且漏极延伸区1140的横向延伸可以在0.5μπι和IOOym之间变动。漏极延伸区1140的末端可以与浅沟槽隔离1145的末端和深主体区1170的末端对齐。在一个实施例中，主体区1130的掺杂浓度在IO16CnT3和IO18CnT3之间变动并且漏极延伸区1140的掺杂浓度小于IO1W30
[0076]例如通过将沟槽刻蚀到半导体主体1110中并且将掺杂剂从在沟槽壁和在沟槽底侧处的扩散源扩散到半导体主体中，将第一传导类型的源极区1160和第一传导类型的漏极区1165形成在半导体主体1110中。在形成源极和漏极区1160、1165之后可以去除扩散源。源极接触1163 (例如高掺杂的多晶硅或金属)和漏极接触1168 (例如高掺杂的多晶硅或金属)可以填充在延伸到源极区1160中和漏极区1165中的沟槽中。沟槽中的一个可以通过源极区1160或漏极区1165延伸直到下列中的一个或延伸到下列中的一个中:深主体区1170、层1180、或掩埋层1190。栅极结构1150形成在翼片1120的顶面上。
[0077]在一个实施例中，如图9中图示的工艺流程S300到S330中描述的那样形成源极和漏极区1160、1165,并且源极和漏极区1160、1165的掺杂浓度超过至少1019cnT3。源极区1160可以邻接主体区1130并且漏极区1165可以邻接漏极延伸区1140。
[0078]代替覆盖翼片1120的顶面，栅极结构1150还可以仅覆盖翼片1120的相对侧壁或覆盖翼片1120的相对侧壁和顶面。栅极结构1150包括传导材料、或传导材料(例如金属和/或高掺杂半导体材料诸如高掺杂多晶硅)和栅极电介质的结合。在栅极结构1150覆盖翼片1120的侧壁的情况中，底部电介质将栅极结构1150与深主体区1170绝缘。
[0079]虽然本文中已图示和描述了具体的实施例，但是本领域普通技术人员将理解，在不脱离本发明范围的情况下各种替换和/或等同的实施方式可以替代示出和描述的具体实施例。本申请意图覆盖本文中讨论的具体实施例的任何修改或变形。因此，本发明意图仅由权利要求及其等同物限定。
【权利要求】
1.一种半导体器件，包括: 在半导体主体的第一侧的翼片； 在翼片的至少部分中的第二传导类型的主体区； 第一传导类型的漏极延伸区； 第一传导类型的源极区和漏极区；和 邻接翼片的相对壁的栅极结构； 其中主体区和漏极延伸区接连地布置在源极区和漏极区之间。
2.根据权利要求1的半导体器件，其中漏极延伸区具有在0.5μ m和IOOym之间的横向尺寸。
3.根据权利要求1的半导体器件，其中漏极延伸区的最大掺杂剂浓度小于1018cnT3。
4.根据权利要求1的半导体器件，其中翼片包括漏极延伸区的至少部分。
5.根据权利要求1的半导体器件，进一步包括在翼片的顶面处的邻接漏极延伸区的浅沟槽隔离。
6.根据权利要求1的半导体器件，其中栅极结构邻接翼片的顶面。
7.根据权利要求1的半导体器件，其中主体区包括邻接翼片的第一侧壁的第一沟道部分，并且其中主体区的第一沟道部分中的掺杂浓度沿垂直于半导体主体的第一侧的垂直方向的最大相对变化小于20%。
8.根据权利要求1的半导·体器件，进一步包括邻接漏极延伸区的底侧的第二传导类型的深主体区,其中深主体区电连接到主体区。
9.根据权利要求8的半导体器件，其中深主体区的最大掺杂剂浓度是1018cm_3。
10.根据权利要求8的半导体器件，其中半导体主体包括陆续地沿垂直于半导体主体的第一侧的线布置的漏极延伸区、深主体区、第一传导类型的第一半导体层、和包括高于第一半导体层的掺杂浓度的第一传导类型的第二半导体层。
11.根据权利要求8的半导体器件，其中半导体主体包括陆续地沿垂直于半导体主体的第一侧的线布置的漏极延伸区、深主体区、第二传导类型的第一半导体层、和包括高于第一半导体层的掺杂浓度的第一传导类型的第二半导体层。
12.根据权利要求8的半导体器件，其中半导体主体包括陆续地沿垂直于半导体主体的第一侧的线布置的漏极延伸区、深主体区、和掩埋氧化硅层。
13.根据权利要求1的半导体器件，其中半导体主体包括在η掺杂半导体衬底上的P掺杂半导体层、在P掺杂半导体衬底上的η掺杂半导体层、和绝缘体上硅衬底中的一个。
14.根据权利要求1的半导体器件,其中 第一接触沟槽从半导体主体的第一侧延伸到源极区中； 第二接触沟槽从半导体主体的第一侧延伸到漏极区中； 源极区和漏极区包括邻接第一和第二接触沟槽的侧壁和底侧的第一传导类型的高掺杂硅；并且其中 用第一和第二传导材料填充第一和第二接触沟槽。
15.根据权利要求1的半导体器件,其中 第一接触沟槽从半导体主体的第一侧延伸到源极区中； 第二接触沟槽从半导体主体的第一侧延伸到漏极区中；并且其中第一和第二接触沟槽中的一个延伸通过源极和漏极区中的相应的一个。
16.—种包括权利要求1的半导体器件的集成电路。
17.—种制造半导体器件的方法，包括: 在半导体主体的第一侧形成翼片； 在翼片的至少部分中形成第二传导类型的主体区； 形成第一传导类型的漏极延伸区； 形成第一传导类型的源极区和漏极区；以及 形成邻接翼片的相对壁的栅极结构， 其中，主体区和漏极延伸区接连地布置在源极区和漏极区之间。
18.根据权利要求17的方法，进一步包括在翼片的顶面上形成栅极结构。
19.根据权利要求17的方法，其中漏极延伸区至少部分地形成在翼片中。
20.根据权利要求17的方法，进一步包括: 在半导体衬底中形成掩埋层；以及 在掩埋层上形成掺杂的半导体层。
21.根据权利要求17的方法，进一步包括在翼片的顶上形成邻接漏极延伸区的浅沟槽 隔离。
22.根据权利要求17的方法，进一步包括在翼片之下形成第二传导类型的深主体区。
23.根据权利要求17的方法，进一步包括通过多个掩蔽离子注入来掺杂主体区。
24.根据权利要求17的方法，其中形成源极区和漏极区包括: 形成从第一侧延伸到半导体主体中的第一接触沟槽； 形成从第一侧延伸到半导体主体中的第二接触沟槽； 在0.5 μ m和20 μ m之间调节翼片的高度； 掺杂第一和第二接触沟槽中的每一个的壁和底侧； 用传导材料填充第一接触沟槽和第二接触沟槽。
25.根据权利要求17的方法，其中形成漏极延伸区、翼片、和主体区包括: 通过外延在半导体衬底上形成漏极延伸区；以及 通过在翼片的至少部分中注入掺杂剂来形成主体区。
【文档编号】H01L29/08GK103855220SQ201310634606
【公开日】2014年6月11日 申请日期:2013年12月3日 优先权日:2012年12月3日
【发明者】C.坎彭, A.迈泽 申请人:英飞凌科技奥地利有限公司