一种静电放电保护结构的制作方法
【专利摘要】本发明公开一种静电放电保护结构，包括一衬底，P阱、N阱，N阱内包括第一N型注入区、第一P型注入区、第二N型注入区的一部分，且三者之间用氧化硅隔离；P阱内从N阱端开始依次包括所述第二N型注入区的另一部分、第三N型注入区、第二P型注入区、第四N型注入区、第三P型注入区，其中第三N型注入区、第二P型注入区、第四N型注入区、第三P型注入区之间用氧化硅隔离，第二N型注入区的另一部分和第三N型注入区之间的表面设有多晶硅栅极，第一P型注入区、第一N型注入区、第四N型注入区连接被保护管脚，多晶硅栅极、第三N型注入区、第二P型注入区、第三P型注入区接地端。本发明结构简单，且具有很高的正向和反向静电放电防护能力。
【专利说明】—种静电放电保护结构
【技术领域】
[0001 ] 本发明涉及集成电路制造领域，尤其涉及一种集成电路的静电保护器件结构。
【背景技术】
[0002]静电放电(ESD)防护是集成电路(IC)必须要考虑的重要问题，静电放电防护电路需提供ESD电流泄流路径，以免ESD发生时，大的静电电流灌入IC内部电路，造成IC失效。这时静电防护电路内的保护器件就要起到关键的泄放电流或者钳制电压的作用。
[0003]可控硅整流器(SCR)结构就是泄流能力最强的一类ESD保护器件，它可在最小的布局面积下提供最高的ESD防护能力，但是SCR结构也有着一些明显的局限性:首先，SCR用于可能出现大电流的管脚有自锁效应(Latch up)的风险，所以一般不用到芯片的电源，大电流输出管脚等。另外，常规的PNPN结构SCR的触发电压是N阱与P阱之间的击穿电压，高于内部IC的击穿电压，因而通常需要引入二级保护增加了额外面积，随后出现了一种低触发电压的SCR(LVTSCR)结构，其降低触发电压的方法是在PNPN SCR中加入寄生的MOS器件，使得SCR的触发电压决定于NMOS的击穿电压，这样就可以获得合适触发电压的SCR。但是仍然有问题存在，ESD电流沿PNPN正向流过来时，SCR具有很强泄流能力，而当ESD反向过来时，SCR可等效为一个串了较大well电阻的PWELL/NWELL 二极管正向导通，当ESD发生时，其串联的电阻使得持住(holding)电压随着ESD电流的增大而急剧增加直至热崩，ESD达不到SCR正向时的水平。而ESD防护水平通常由最低的ESD电压的决定，所以这就要求ESD保护结构的正、反向的ESD电压要接近或者相当。
【发明内容】
[0004]由于现有技术存在的上述问题，本发明的目的是提出一种静电放电保护结构，其可有效提高具有最强正向防护能力的低触发电压可控硅整流器的反向静电放电能力。
[0005]为了实现上述目的，可通过以下技术方案予以实现:
[0006]一种静电放电保护结构，包括一衬底，P阱、N阱，所述N阱内包括第一 N型注入区、第一 P型注入区、第二 N型注入区的一部分，且三者之间用氧化硅隔离；所述P阱内从N阱端开始依次包括所述第二 N型注入区的另一部分、第三N型注入区、第二 P型注入区、第四N型注入区、第三P型注入区，其中第三N型注入区、第二 P型注入区、第四N型注入区、第三P型注入区之间用氧化硅隔离，所述第二 N型注入区的另一部分和第三N型注入区之间的表面设有多晶硅栅极，所述第一 P型注入区、第一 N型注入区、第四N型注入区连接被保护管脚，所述多晶硅栅极、第三N型注入区、第二 P型注入区、第三P型注入区接地端。
[0007]作为本发明的进一步特征，所述氧化硅隔离为场氧化层或浅槽隔离方式。
[0008]作为本发明的进一步特征，所述衬底为硅衬底。
[0009]由于采用以上技术方案，本发明的中静电放电保护结构，其结构简单，且具有很高的正向和反向静电放电防护能力。【专利附图】
【附图说明】
[0010]下面根据附图和具体实施例对本发明作进一步说明:
[0011]图1为本发明的静电放电保护结构的结构示意图；
[0012]图2为本发明的静电放电保护结构的等效电路图。
【具体实施方式】
[0013]如图1所示，本发明的一种静电放电保护结构，其为在0.35umCM0S的工艺平台上的一个示意图，包括一衬底，P阱、N阱，N阱内包括第一 N型注入区、第一 P型注入区、第二N型注入区的一部分，且三者之间用场氧化层隔离(氧化硅隔离中的一种)；P阱内从N阱端开始依次包括第二 N型注入区的另一部分、第三N型注入区、第二 P型注入区、第四N型注入区、第三P型注入区，其中第三N型注入区、第二 P型注入区、第四N型注入区、第三P型注入区之间用场氧化层隔离，第二 N型注入区的另一部分和第三N型注入区之间的表面设有多晶硅栅极，第一 P型注入区、第一 N型注入区、第四N型注入区连接被保护管脚，多晶硅栅极、第三N型注入区、第二 P型注入区、第三P型注入区接地端。
[0014]图2中的PNP的发射机，基极，集电极分别对应图1中的P+⑵/Nwell⑶/Pwell (5)，而NPN的发射机，基极，集电极分别对应N+ (4) /PWELL (5) /N+ (7)的寄生三极管，Rl为Nwell (3)寄生电阻，R2为Pwell (5)寄生电阻，NMOS管的源极端N+(7)和栅极GatePoly (6)端在Pwell中，而漏端DrainN+⑷跨过PWELL(5) % NWELL(3)接在一起。它们共同构成了 LVTSCR结构。而N+(9)和PWELL(5)是本发明中加入的反偏二极管Diode，而P+(8)和P+(10)构成反偏二极管Diode阳极的引出端。
[0015]本发明不仅包括图1所示的场氧化层隔离的工艺上实现，同时也包括浅槽隔离，实现的硅衬底可以是体硅衬底，也包括了体硅衬底上生长的外延以及SOI衬底。加入的反偏二极管Diode可以用多种版图方式,例如Diode阴极N+可采用方块,多边形，圆形分布式版图方式，或者长条叉指式版图方式等等，Diode的阳极PWELL可以与SCR共用Pwell，也可以坐在单独的Pwell中，其版图方式可以是条状，也可以环状围绕SCR —圈等等。
[0016]但是，上述的【具体实施方式】只是示例性的，是为了更好的使本领域技术人员能够理解本专利，不能理解为是对本专利包括范围的限制；只要是根据本专利所揭示精神的所作的任何等同变更或修饰，均落入本专利包括的范围。
【权利要求】
1.一种静电放电保护结构，其特征在于:包括一衬底，P讲、N讲,所述N讲内包括第一N型注入区、第一 P型注入区、第二 N型注入区的一部分，且三者之间用氧化硅隔离；所述P阱内从N阱端开始依次包括所述第二 N型注入区的另一部分、第三N型注入区、第二 P型注入区、第四N型注入区、第三P型注入区，其中第三N型注入区、第二 P型注入区、第四N型注入区、第三P型注入区之间用氧化硅隔离，所述第二 N型注入区的另一部分和第三N型注入区之间的表面设有多晶硅栅极，所述第一 P型注入区、第一 N型注入区、第四N型注入区连接被保护管脚，所述多晶硅栅极、第三N型注入区、第二 P型注入区、第三P型注入区接地端。
2.根据权利要求1所述的静电放电保护结构，其特征在于:所述氧化硅隔离为场氧化层或浅槽隔离方式。
3.根据权利要求1或2所述的静电放电保护结构，其特征在于:所述衬底为硅衬底。
【文档编号】H01L27/02GK103745976SQ201410016868
【公开日】2014年4月23日 申请日期:2014年1月15日 优先权日:2014年1月15日
【发明者】吕宇强 申请人:帝奥微电子有限公司