集成电路及操作具有非挥发性存储器的集成电路的方法
【专利摘要】本发明涉及一种集成电路及操作具有非挥发性存储器的集成电路的方法，其中，提供集成电路及用于制造集成电路的方法。在示范具体实施例中，集成电路包含掺杂第一导电性决定杂质的半导体基板。该半导体基板中已形成：第一阱，掺杂与该第一导电性决定杂质不同的第二导电性决定杂质；第二阱，形成于该第一阱内以及掺杂该第一导电性决定杂质；以及第三阱，与该第一及该第二阱隔开以及掺杂该第一导电性决定杂质。该集成电路进一步包括浮动栅极结构，形成于该半导体基板上方。该浮动栅极结构包括：第一栅极组件，配置于该第二阱上方以及用介电层与该第二阱分离；第二栅极组件，配置于该第三阱上方以及用该介电层与该第三阱分离；以及传导连接件。
【专利说明】集成电路及操作具有非挥发性存储器的集成电路的方法
【技术领域】
[0001] 本揭示内容大致涉及集成电路及操作集成电路的方法。更特别的是，本揭示内容 涉及集成电路及操作具有非挥发性存储器装置（例如，闪存装置）的集成电路的方法。
【背景技术】
[0002] 非挥发性固态读/写存储器装置如今在许多电子系统中很常见，特别是可携式电 子装置及系统。实现非挥发性固态存储器装置的常见技术，更特别的是，用于实现电子可 抹除可程序化存储器装置的技术，利用"浮动栅极"晶体管来储存资料状态。根据这个传统 技术，记忆格（memory cell)晶体管的"程序化"藉由偏压它使得电子穿隧通过薄电介质膜 至电性隔离晶体管栅极组件。相较于没有电子困在浮动栅极上的临界电压，困在浮动栅极 上的电子会升高（η型信道装置的）记忆格晶体管的表观临界电压（apparent threshold voltage)。在正常晶体管偏压条件下，不同的源极-漏极导通使得此一差异显而易见。现 代非挥发性存储器装置"可抹除"因为可偏压记忆格晶体管以再度用穿隧机构来移除浮动 栅极的电子。通常用这种非挥发性存储器阵列来实现"快闪"存储器装置，其中，同时应用 抹除操作于大量（"一大批（block)"）的记忆格。
[0003] 根据一种方法，用有两个多晶硅栅极电极的金属氧化物半导体（M0S)晶体管来实 现非挥发性记忆格。控制栅极电极经电性连接成可提供与集成电路中的其它电路的电性连 接，以及配置浮动栅极于存储器晶体管的控制栅极电极与信道区之间。在此习知构造中，在 相对于存储器晶体管的源极和漏极区施加高程序化电压至控制栅极（其电容耦合至浮动 栅极）时，电子穿隧至浮动栅极。
[0004] 由于现代闪存的方便及效率，现今在较大规模集成电路（例如，现代复杂微处理 器、数字讯号处理器及其它大型逻辑电路）内嵌入闪存是可取及常见的。此种嵌入存储器 可用作储存可由处理器执行的软件例程的非挥发性程序存储器，以及也用作非挥发性资料 储存所（storage)。规模较小的快闪记忆格可用来实现可组配成较大型逻辑电路以及也用 来在电子测量后"修整"模拟位准的控制缓存器。
[0005] 用来整合闪存于较大规模集成电路的最新方法通常利用附加栅极氧化物层与双 层多晶硅架构来得到非挥发性记忆格。除了制造双层架构的必要工艺步骤以外，此双层多 晶硅架构明显增加集成电路设计的复杂度。就许多应用而言，使用双层架构是没有时间或 成本效益的，例如小批量（small-batch)集成电路制造作业。
[0006] 因此，最好提供集成电路及用于制造具有改良非挥发性存储器装置的集成电路的 方法。此外，最好提供集成电路及用于制造不需要双层多晶硅架构的集成电路的方法。此 夕卜，阅读以下结合附图的【实施方式】及【权利要求书】的详细说明和以上【【技术领域】】及【背 景技术】可明白其它的合意特征及特性。
【发明内容】
[0007] 提供集成电路及操作集成电路的方法。在示范具体实施例中，集成电路包含掺杂 第一导电性决定杂质（first conductivity-determining impurity)的半导体基板。该半 导体基板中已形成：第一阱，其掺杂与该第一导电性决定杂质不同的第二导电性决定杂质； 第二讲，其形成于该第一讲内以及掺杂该第一导电性决定杂质；以及第三讲，其与该第一及 该第二阱隔开以及掺杂该第一导电性决定杂质。该集成电路进一步包括浮动栅极结构，其 形成于该半导体基板上方。该浮动栅极结构包括：第一栅极组件，其配置于该第二阱上方以 及用介电层与该第二阱分离；第二栅极组件，其配置于该第三阱上方以及用该介电层与该 第三阱分离；以及电性连接该第一及该第二栅极组件的传导连接件。此外，该集成电路包 括：配置于该第二阱中以及掺杂该第二导电性决定杂质的源极和漏极区，所述源极和漏极 区有形成至彼等的传导接触件；由至该第一及该第二阱的电性接触件形成的第一端子；以 及由至该第三阱的电性接触件形成的第二端子。
[0008] 在另一具体实施例中，集成电路包括绝缘体上覆硅半导体基板，其包含半导体层 与配置于该半导体层下面的下绝缘层。该半导体层中已形成：第一阱，其掺杂第一导电性决 定杂质；源极和漏极区，其经配置成与该第一阱毗邻以及掺杂与该第一导电性决定杂质不 同的第二导电性决定杂质；第二阱，其用绝缘沟槽与该第一阱隔开以及掺杂该第一导电性 决定杂质；以及形成于该第二阱内的多个重度掺杂区。该集成电路进一步包括浮动栅极结 构，其形成于该半导体基板上方。该浮动栅极结构包括：第一栅极组件，其配置于该第一阱 上方以及用介电层与该第一阱分离；第二栅极组件，其配置于该第二阱上方以及用该介电 层与该第二阱分离；以及传导连接件，其电性连接该第一及该第二栅极组件。此外，该集成 电路包括由至该第一阱的电性接触件形成的第一端子，以及由至该第二阱的电性接触件形 成的第二端子。
[0009] 在又一示范具体实施例中，操作集成电路的方法包括下列步骤：选择写入程序、抹 除程序及读取程序的其中一者。如果选择该写入程序，该方法进一步包括下列步骤：施加约 15伏特至约30伏特的电压至该第二端子。如果选择该抹除程序，该方法进一步包括下列步 骤：施加约15伏特至约30伏特的电压至该第一端子。如果选择该读取程序，该方法进一步 包括下列步骤：施加约1伏特至约5伏特的电压至该漏极，以及确定该源极与该漏极之间是 否导通电流。
【专利附图】
【附图说明】
[0010]以下用附图描述本揭示内容的具体实施例，其中，类似的组件用相同的组件符号 表示，且其中，
[0011] 图1为根据本揭示内容的一个具体实施例图标有线路图叠加于其上的非挥发性 记忆格的横截面图；
[0012] 图2为图1的非挥发性记忆格的平面图；以及
[0013] 图3为根据本揭示内容的另一具体实施例图标有线路图叠加于其上的非挥发性 记忆格的横截面图。
[0014] 符号说明
[0015] 12 浮动栅极晶体管
[0016] 14 穿隧电容器
[0017] 16 控制电容器
[0018] 20 电介质膜
[0019] 100 示范非挥发性记忆格
[0020] 101 块硅基板
[0021] 111 隔离阱
[0022] 112、113 阱区
[0023] 115 三阱结构
[0024] 121至125高浓度掺杂区
[0025] 121、122源极和漏极区
[0026] 123 高浓度阱区
[0027] 123 p型扩散区
[0028] 124、125 高浓度区
[0029] 126至129高浓度掺杂区
[0030] 131 栅极组件
[0031] 132 浮动栅极组件/多晶硅组件
[0032] 133 介电层
[0033] 135 传导连接件
[0034] 141至145传导接触件
[0035] 141 源极端子
[0036] 142 漏极端子
[0037] 146至149端子/接触件
[0038] 200 非挥发性记忆格
[0039] 201 承载硅层
[0040] 202 下绝缘层
[0041] 203 沟槽绝缘层
[0042] 211、212 阱
[0043] 221、222源极和漏极区
[0044] 223至225掺杂区
[0045] 231、232浮动栅极结构
[0046] 231、232多晶硅浮动栅极组件
[0047] 233 薄绝缘层
[0048] 241、2似接触件
[0049] 244 至 246 接触件。
【具体实施方式】
[0050] 以下的实施方式在本质上只是用来示范说明而非旨在限制如本发明权利要求书 所述的集成电路或制造集成电路的方法。此外，希望不受【【技术领域】】、【【背景技术】】、或【发 明内容】或以下【实施方式】之中所明示或暗示的理论约束。
[0051] 此时请参考图1及图2,其根据本揭示内容的一个具体实施例图标例示非挥发性 记忆格100。在此实施例中，记忆格100包含以下功能单元：浮动栅极晶体管12、穿隧电容 器（tunneling capacitor) 14 及控制电容器（control capacitor) 16。浮动栅极晶体管 12 通常为有源极端子141及漏极端子142的η型信道M0S晶体管。晶体管12的"浮动"栅极 组件132为由例如多晶硅形成的电性隔离（用可为氧化硅层的介电层133)传导结构。在 此实施例中，晶体管12经构造成，如果没有电子困在浮动栅极组件132上，则为空乏模式 装置（也就是，临界电压〈0)。另一方面，浮动栅极组件132上的受困电子会使晶体管2的 临界电压上升到零伏特以上，在这种情形下，浮动栅极组件132使晶体管12保持关闭。因 此，存在或不存在响应漏极至源极的正电压的源极-漏极导通取决于电子是否困在浮动栅 极组件132上。如果晶体管12 "被程序化"（也就是，电子困在浮动栅极132上），对于漏 极至源极的正电压，源极-漏极导通为零。反之，如果晶体管12 "被抹除"（浮动栅极组件 132没有受困电子），晶体管12会导通以响应漏极至源极的正电压。
[0052] 晶体管12的浮动栅极组件132也用作穿隧电容器14的一个电容板 (capacitative plate)。穿隧电容器14的另一电容板为在浮动栅极组件132下面的讲 区112。介电层133用作穿隧电容器14的电容器绝缘层。穿隧电容器14连接于端子 143-144(其详述于下文的接触件143、144的组合）与浮动栅极组件132之间。
[0053] 晶体管12的浮动栅极组件132经由传导连接件135连接至栅极组件131。因此， 从电性角度看，晶体管12的整个浮动栅极可视为用连接件135电性连接在一起的栅极组件 131/132的组合。也就是，穿隧至穿隧电容器14的第一板（浮动栅极组件132)的任何电子 也必定与栅极组件131电性连接。
[0054] 控制电容器16由栅极组件131形成作为第一板以及在栅极组件131下面的阱区 113作为第二板。介电层133用作控制电容器16的电容器绝缘层。控制电容器16连接于 端子146-149(其详述于下文的接触件146、147、148及149的组合）与栅极组件131之间。
[0055] 程序化及抹除操作的致能藉由构造有远大于穿隧电容器14的电容的控制电容器 16而达成，例如至少约1. 5倍于穿隧电容器14的电容，例如至少约3倍于穿隧电容器14的 电容。结果，如果在端子146至149施加相对于端子143至144的差分电压，与在端子143 至144处的电压相比，浮动栅极结构131/132上的诱发电压会更接近在端子146至149处 的电压。因此，此一差分电压主要会出现在穿隧电容器14两端，在这种情形下，由于此一差 分电压而穿隧进出浮动栅极结构131/132的任何电子会如此通过穿隧电容器14。
[0056] 穿隧电容器14构造成为多晶硅至块硅电容器。在穿隧电容器14处，含有少量第 一型（例如，P型）的导电性决定掺杂物的块硅基板材料101包括植入于其中的"三阱"结 构115。三阱结构115包含用第二型（例如，η型）的导电性决定掺杂物形成的隔离阱111， 配置于隔离阱111内以及由第一导电性决定掺杂物（例如，Ρ型）形成的中间或"块状"阱 112,以及各自配置于块状阱112、隔离阱111及块硅基板材料101内及各自由第一或者是第 二导电性决定掺杂物（例如，Ρ型或η型）形成的多个高浓度掺杂区121-125。块状井112 中的多个高浓度掺杂区至少有两个由第二导电性决定掺杂物形成以便各自提供晶体管12 的源极和漏极区121、122。块状阱112中的多个高浓度掺杂区至少有一个由第一导电性决 定掺杂物（例如，区域123)形成以允许经由接触件143与其电性连接。隔离阱111中的多 个高浓度掺杂区至少有一个由第二导电性决定掺杂物（例如，区域124)形成以允许经由接 触件124与其电性连接。再者，块硅基板材料101中的多个高浓度掺杂区至少有一个由第 一导电性决定掺杂物（例如，区域125)形成以允许经由接触件145与其电性连接。
[0057] 穿隧电容器14的大小由在多晶硅组件132下面的面积定义。如图1的横截面所 示，电介质膜133配置于多晶硅组件132与块状阱112的表面之间，以及用作电容器电介 质。为了致能电子穿隧通过，电介质膜20为相对薄层，通常由例如厚约40埃至约150埃的 二氧化硅或氮化硅形成。块状阱112内的高浓度阱区123提供非整流式（non-rectifying) 顶侧电性接触件给块状阱112,因为阱区123与块状阱112由相同的导电性决定掺杂物（例 如，P型）形成。高浓度区124及125同时提供与隔离阱111及块硅基板101有关的相同机 能。穿过上覆介电层（未图标）的传导接触件141至145各自提供至高浓度掺杂区121至 125的电性连接。例如，端子143-144由传导接触件143U44构成，其各自经由通过接触开 口（contact opening)共同至区域123及124的上覆金属或其它导体层级（未图标）。同 样地，隔离阱111内的块状阱112与隔离阱111本身是在相同的电位，从而用作穿隧电容器 14中与多晶硅浮动栅极组件132对立的板子。
[0058] 控制电容器16也是多晶硅至块硅基板电容器，其中，电介质膜133也用作电容器 电介质。各自可为第一或第二导电性决定类型（例如，P型或η型）的多个高浓度掺杂区 126至129均形成于由第二型（例如，η型）导电性决定掺杂物形成的阱113内。关于高浓 度掺杂区126至129,提供由第一导电性决定掺杂物（例如，ρ型）形成者以增强控制电容 器16的电容控制。由第二导电性决定掺杂物（例如，η型）形成者提供至阱113的非整流 式连接，它也是由第二型（例如，η型）导电性决定掺杂物形成。端子146至149由传导接 触件146、147、148及149构成，其各自经由共同至区域126、127、128及129的上覆金属或 其它导体层级（未图标），以设定控制电容器16中的一个板子的电位，也就是，在栅极组件 131下面的区域。通常被配置成有三个或更多的"叉状物（prong) "（如图2所特示）的多 晶硅组件131用作控制电容器16的另一个板子。
[0059] 晶体管12为η型信道M0S晶体管，其用在块状阱112表面当作源极和漏极区的第 二型（例如，η型）高浓度掺杂区121、122实现。用习知方式，源极和漏极区121及122在 形成多晶硅组件132后藉由η+源极-漏极扩散形成，使得晶体管12为自对准型。电介质 膜133在多晶硅组件132底下的位置处用作晶体管12的栅极电介质。漏极端子通过在多 晶硅组件132的一侧的接触件142连接至漏极122,以及源极端子通过接触件141连接至在 多晶硅组件132的另一侧的源极121。在此实施例中，ρ型扩散区123也定义于块状阱112 内以经由对应接触件143来提供与晶体管12的"主体节点"（也就是，块状阱112)的电性 接触。通常，经由Ρ型扩散区123的此一主体节点接触件与源极端子有相同的电位。尽管 描述于此的实施例为η型信道M0S晶体管，然而应了解，描述于此的方法及技术也用来制造 Ρ型信道M0S晶体管。此外，根据本揭示内容所形成的集成电路可具有多个晶体管，包括η 型信道及Ρ型信道晶体管（因而为CMOS集成电路）。此外，尽管描述于此的实施例提供可 抹除/可再程序化的存储器装置，然而也有可能制造一次性程序化（0ΤΡ)装置。在0ΤΡ装 置的情形下，不需要三阱结构（反而使用单体阱，如本【技术领域】所知者）。
[0060] 如图2所特示，多晶硅组件131及132经由传导连接件135形成用作电容器14、16 的板子的组合浮动栅极结构，以及在记忆格100中用作晶体管12的浮动栅极结构131/132。 覆于阱113上的多晶硅组件131所界定的面积远大于覆于块状阱112上的多晶硅组件132 所界定的面积，因为多晶硅组件131的形状呈"叉状"。如图2的实施例所示，多晶硅组件 131有覆于阱113上的三个"叉状物"，但是多晶硅组件132只有一个覆于块状阱112上的 较短叉状物。底下面积有此差异可建立穿隧电容器14与控制电容器16之间的电容差异。
[0061] 操作时，用施加至端子146至149及144至145的差分电压来程序化及抹除非挥发 性记忆格101所储存的状态。端子146至149及144至145两端的任何差分电压大多数显 示为穿隧电容器14两端的压降，因为控制电容器16对于穿隧电容器14有大得多的电容。 因此，为了藉由使电子困在浮动栅极结构131/132上来"程序化"晶体管12,施加至记忆格 的端子的电压为：
[0062]
【权利要求】
1. 一种集成电路，包含： 半导体基板，掺杂第一导电性决定杂质，其中，已形成： 第一阱，掺杂与该第一导电性决定杂质不同的第二导电性决定杂质； 第二讲，形成于该第一讲内以及掺杂该第一导电性决定杂质；及 第三阱，与该第一及该第二阱隔开以及掺杂该第一导电性决定杂质； 浮动栅极结构，形成于该半导体基板上方以及包含： 第一栅极组件，配置于该第二阱上方以及以介电层与该第二阱分离； 第二栅极组件，配置于该第三阱上方以及以该介电层与该第三阱分离；及 传导连接件，电性连接该第一及该第二栅极组件； 源极和漏极区，配置于该第二阱中以及掺杂该第二导电性决定杂质，所述源极和漏极 区具有形成至彼等的传导接触件； 第一端子，由至该第一及该第二阱的电性接触件形成；以及 第二端子，由至该第三阱的电性接触件形成。
2. 根据权利要求1所述的集成电路，其中，该第一导电性决定杂质为p型，以及该第二 导电性决定杂质为η型。
3. 根据权利要求1所述的集成电路，其中，该第二阱包含重度掺杂该第一导电性决定 杂质的区域，该区域与至该第二阱的该电性接触件连接。
4. 根据权利要求1所述的集成电路，其中，该第一阱包含重度掺杂该第二导电性决定 杂质的区域，该区域与至该第一阱的该电性接触件连接。
5. 根据权利要求1所述的集成电路，其中，该第三阱包含多个重度掺杂区。
6. 根据权利要求5所述的集成电路，其中，该多个重度掺杂区中的至少一区包含第一 型的导电性决定杂质。
7. 根据权利要求5所述的集成电路，其中，该多个重度掺杂区中的至少一区包含第二 型的导电性决定杂质。
8. 根据权利要求1所述的集成电路，其中，该第一栅极组件的表面积小于该第二栅极 组件的表面积。
9. 根据权利要求8所述的集成电路，其中，该第二栅极组件包含三叉式配置。
10. 根据权利要求1所述的集成电路，其中，该第一及该第二栅极组件包含多晶硅材 料。
11. 根据权利要求1所述的集成电路，其中，该介电层包含具有约40埃至约150埃的厚 度的氧化硅材料。
12. 根据权利要求1所述的集成电路，其中，该半导体基板为块硅基板。
13. 根据权利要求1所述的集成电路，其中，该第二阱、该介电层及该第一栅极组件形 成穿隧电容器。
14. 根据权利要求13所述的集成电路，其中，该第三阱、该介电层及该第二栅极组件形 成控制电容器。
15. 根据权利要求14所述的集成电路，其中，该控制电容器具有高于该穿隧电容器的 电容。
16. 根据权利要求15所述的集成电路，其中，该控制电容器与该穿隧电容器电性互通。
17. 根据权利要求1所述的集成电路，其中，该第二阱、该介电层、该第一栅极组件及该 源极和漏极区形成晶体管。
18. -种集成电路，包含： 半导体基板，包含半导体层与形成于该半导体层下方的下绝缘层，该半导体层中已形 成： 第一阱，掺杂第一导电性决定杂质； 源极和漏极区，配置成与该第一阱毗邻以及掺杂与该第一导电性决定杂质不同的第二 导电性决定杂质； 第二阱，以绝缘沟槽与该第一阱隔开以及掺杂该第一导电性决定杂质；及 多个重度掺杂区，形成于该第二阱内； 浮动栅极结构，形成于该半导体基板上方以及包含： 第一栅极组件，配置于该第一讲上方以及以介电层与该第一讲分离； 第二栅极组件，配置于该第二阱上方以及以该介电层与该第二阱分离；及 传导连接件，电性连接该第一及该第二栅极组件； 第一端子，由至该第一阱的电性接触件形成；以及 第二端子，由至该第二阱的多个电性接触件形成。
19. 根据权利要求18所述的集成电路，其中，该半导体基板为绝缘体上覆硅基板。
20. -种操作如权利要求1所述的集成电路的方法，该方法包含下列步骤： 选择写入程序、抹除程序及读取程序的其中一者； 如果选择该写入程序，施加约15伏特至约30伏特的电压至该第二端子； 如果选择该抹除程序，施加约15伏特至约30伏特的电压至该第一端子；以及 如果选择该读取程序： 施加约1伏特至约5伏特的电压至该漏极；及 确定该源极与该漏极间是否导通电流。
【文档编号】H01L27/115GK104051469SQ201410098111
【公开日】2014年9月17日 申请日期:2014年3月17日 优先权日:2013年3月15日
【发明者】瑞卡多·帕罗·米卡诺, S·弗莱克豪斯基 申请人:格罗方德半导体公司