半导体器件和用于生产该半导体器件的方法
【专利摘要】公开了一种半导体器件和用于生产该半导体器件的方法。提供了一种沟槽栅极MOS晶体管。该沟槽栅极MOS晶体管包括：半导体衬底，具有包括栅极电极的沟槽；源极区；与沟道区邻接的本体接触区，其中所述沟道区中的掺杂物浓度在横向方向上变化，并且在从所述栅极电极到与所述栅极电极分开的所述本体接触区的方向上具有至少一个最小值。进一步提供了一种用于产生晶体管的方法。
【专利说明】半导体器件和用于生产该半导体器件的方法
【技术领域】
[0001] 本说明书提及用于形成半导体器件的方法的实施例。更进一步地，本说明书提及 具有特殊沟道掺杂的半导体器件一特别是具有特殊沟道掺杂的场效应半导体器件一的实 施例。
【背景技术】
[0002] 在汽车、消费品和工业应用中的现代器件的许多功能，诸如转换电能并且驱动电 马达或者电机器，依赖于半导体器件，特别是依赖于金属氧化物半导体(M0S)器件。这样的 M0S器件经常被成单元地布置在衬底中并且不得不实现许多性质。然而，这些性质可能彼此 影响，并且有时要求可能彼此矛盾的单独措施。这特别地关系到诸如阈值电压、沟道阻抗、 短路电流、短路沟道效应以及闩锁抗性的性质。
[0003] 为了增加器件对闩锁效应的抗性，在η沟道晶体管的情况下，要求实现理想地在 整个源极区下方（由此仅排除沟道区）延伸的Ρ本体的低欧姆连接。另一方面，为了有抵抗 短路的足够的电阻率并且为了实现低的泄漏电流，有利的是具有深入地延伸到晶体管中的 相对高掺杂的本体区。另一方面，坚向地深抵和高本体掺杂引起高的阈值电压并且增加单 元的沟道阻抗，这是由于反型层中更少的电荷的原因所致。进一步的目标是栅极至漏极电 荷Q eD及其分布的最小化。
[0004] 在这方面特别急需的是设计具有低于100 V的工作电压、要求低于约3. 5 V(例如 在机制上直至1 V)的非常低的阈值电压的低电压功率晶体管。可以例如以从3.3 V电源 对开关进行供给为目的来研发这些功率晶体管，在这种情况下，沟道阻抗构成整体阻抗的 主要部分。
[0005] 由于这些以及其它原因而存在对于本发明的需求。
【发明内容】
[0006] 本发明的实施例包括一种沟槽栅极M0S晶体管，包括：半导体衬底，具有包括栅 极电极的沟槽；源极区；以及邻接沟道区的本体接触区。沟道区中的掺杂物浓度在横向方 向上变化，并且在从栅极电极到与栅极电极分开的本体接触区的方向上具有至少一个最小 值。在一些实施例中，掺杂物浓度在从栅极电极到本体接触区的横向方向上降低。
[0007] 本发明的其它实施例包括形成坚向半导体的方法。示例方法包括：提供半导体衬 底；蚀刻用于栅极电极的沟槽；提供本体接触区；提供定位在沟槽与本体接触区之间的沟 道区；施加掺杂以将掺杂物注入到沟槽的壁中；使掺杂物从沟槽壁扩散到沟道区中以便在 沟道区中产生横向地变化的掺杂浓度。在一些实施例中，沟道区在坚向方向上的掺杂轮廓 由用于栅极电极的沟槽的位置和深度确定，造成沟道区关于栅极电极的自调节。
[0008] 这些和其它实施例被图解在随附的附图中并在以下被详细地描述。因此，本领域 技术人员在阅读下面的详细描述并查看随附的附图时将认识到本发明的附加的特征和优 点。
【专利附图】
【附图说明】
[0009] 随附的附图被包括以提供实施例的进一步的理解并且被合并在本说明书中并构 成本说明书的一部分。附图图解实施例并且与描述一起用来解释实施例的原理。随着通过 参照下面的详细描述而变得更好地理解实施例，将容易地领会其它实施例和实施例的许多 意图有的优点。附图中的元件未必是关于彼此成比例的。同样的参考编号指明相对应的类 似部分。
[0010] 图1示意性地图解根据一个或更多个实施例的坚向半导体器件的坚向横截面。 [0011] 图2示意性地图解根据一个或更多个实施例的坚向半导体器件的坚向横截面。
[0012] 图3示意性地图解根据一个或更多个实施例的坚向半导体器件的坚向横截面。
[0013] 图4示意性地图解根据一个或更多个实施例的坚向半导体器件的坚向横截面。
[0014] 图5示意性地图解根据实施例的方法。
【具体实施方式】
[0015] 在下面的详细描述中，参照了形成详细描述的一部分并且以图解的方式在其中示 出具体实施例(可以在该具体实施例中实施本发明）的随附的附图。在这点上，参照所描述 的(多个）图的定向使用诸如"顶部"、"底部"、"前"、"后"、"前端"、"尾端"等的方向性术语。 因为能够以许多不同的定向放置实施例的部件，所以方向性术语被用于图解的目的而绝不 是进行限制。应理解可以利用其它实施例，并且可以在不脱离本发明的范围的情况下作出 结构和逻辑上的改变。因此，下面的详细描述不应被当成是进行限制的含义，并且由所附的 权利要求限定本发明的范围。
[0016] 现在将更详细地参照各种实施例，实施例的一个或更多个示例被图解在图中。以 进行解释的方式提供每个示例，并且示例并非意在作为本发明的限制。例如，被图解或描述 为一个实施例的一部分的特征可以被用在其它实施例上或者与其它实施例结合使用，以得 出再一进一步的实施例。意图由本发明包括这样的修改变型。使用不应被认为是对所附权 利要求的范围进行限制的具体语言来描述示例。附图并不是按比例的并且仅用于例示的目 的。为了清楚起见，如果不另外地陈述，则在不同附图中由相同的编号指明相同的元件或者 制造步骤。
[0017] 如在本说明书中使用的术语"水平"意图描述基本上平行于半导体衬底或本体的 第一或主水平表面的定向。这可以是例如晶片或管芯的表面。
[0018] 如在本说明书中使用的术语"坚向"意图描述基本上垂直于第一表面（即，平行于 关于半导体衬底或本体的第一表面的法线方向）布置的定向。
[0019] 在本说明书中，被η掺杂的材料或区被提及为具有第一导电类型，而被p掺杂的材 料或区被提及为具有第二导电类型。不用说，可以以相对的掺杂关系形成半导体器件，从而 第一导电类型可以是Ρ掺杂的并且第二导电类型可以是η掺杂的。更进一步地，一些图通 过紧挨掺杂类型指示或者" + "来图解相对掺杂浓度。例如，"ιΓ"意味着比"η"掺杂区 的掺杂浓度小的掺杂浓度，而"η+"掺杂区具有比"η"掺杂区更大的掺杂浓度。然而，除非 另外陈述，指示相对掺杂浓度并不意味着相同的相对掺杂浓度的掺杂区必须具有相同的绝 对掺杂浓度。例如，两个不同的η+区可以具有不同的绝对掺杂浓度。这同样应用于例如η+ 和P+区。
[0020] 本说明书中描述的具体实施例适用于但不被限制于场效应晶体管，并且特别是适 用于功率场效应晶体管。如在本说明书中使用的术语"场效应"意图描述第一导电类型的 导电"沟道"的电场介入的形成和/或在半导体区中的典型地为第二导电类型的本体区的 第二导电类型的沟道的电导率和/或形状的控制。由于场效应的原因，在第一导电类型的 源极区或发射极区与第一导电类型的漂移区之间形成并且/或者控制通过沟道区的单极 电流路径。漂移区可以分别与漏极区或者集电极区接触。漏极区或者集电极区与漏极或者 集电极电极欧姆接触。源极区或者发射极区与源极或者发射极电极欧姆接触。在常关场效 应器件中，在栅极电极与源极或发射极电极之间未施加外部电压的情况下，通过半导体器 件的在源极或发射极电极与漏极或者集电极电极之间的欧姆电流路径被断开或者至少为 高欧姆。在诸如HEMT (高电子迁移率晶体管)、耗尽型M0SFET (金属氧化物场效应晶体管） 和常开JFET (结型FET)的常开场效应器件中，在栅极电极与源极或发射极电极之间未施加 外部电压的情况下，通过半导体器件的在源极电极与漏极电极之间的电流路径典型地为低 欧姆。
[0021] 在本说明书的上下文中，术语"场效应结构"意图描述形成在半导体衬底或者半导 体器件中的、具有用于形成沟道区中的导电沟道和/或用于对沟道区中的导电沟道进行构 型的栅极电极的结构。通过介电区或者介电层来使栅极电极至少与沟道区绝缘。
[0022] 在本说明书的上下文中，术语"场板"和"场电极"意图描述紧挨半导体区(典型地 为漂移区)布置的、与半导体区绝缘并被配置成通过施加适当的电压(对于η型漂移区而言， 典型地为相对于半导体区的负电压）来扩展半导体区中的耗尽部分的电极。
[0023] 术语"耗尽"和"完全耗尽"意图描述半导体区基本上不包括自由电荷载流子。典 型地，绝缘的场板被布置成靠近于例如形成在漂移区与本体区之间的ρη结。因此，可以分 别增加 ρη结和半导体器件的闭锁（blocking)电压。在下面还将使场板与漂移区绝缘的介 电层或区提及为场介电层或者场介电区。栅极电极和场板可以在相同的电位上或者在不同 的电位上。场板可以在源极电位或者发射极电位上。更进一步地，栅极电极的一部分可以 被作为场电极操作。
[0024] 用于形成在栅极电极或场板与漂移区之间的介电区或介电层的介电材料的示例 包括但不限制于说0 2、3^4、5丨0具31203、21〇2、了 &205、1102和!1?)2以及这些材料的混合物 和/或层。
[0025] 在此描述的实施例一般地涉及沟槽晶体管，其中通过运用优选地通过沟槽的壁的 等离子体掺杂（PLAD)来产生沟道区的掺杂。在一些实施例中，晶体管可以可选地运用场板。
[0026] 图1图解在坚向横截面的截面中的半导体器件100的实施例。典型地，半导体器 件100是功率半导体器件。在这种情况下，所示出的截面典型地对应于功率半导体器件100 的有源区中的多个单位单元中的一个。半导体器件100包括半导体本体40,半导体本体40 具有第一或主水平表面15和与第一表面15相对布置的第二或背表面16。第一表面15的 法线方向e n基本上平行于，即限定坚向尺寸，并且方向a限定水平方向或者横向尺寸。
[0027] 在下面，主要参照硅（Si)半导体器件来解释分别适用于半导体器件及其制造方法 的实施例。因此，单晶半导体区或者层典型地是单晶Si区或者Si层。然而应当理解，半 导体本体40能够由适合用于制造半导体器件的任意半导体材料制成。举几个来说，这样 的材料的示例包括但不限制于：诸如娃（Si)或者锗（Ge)的元素半导体材料、诸如碳化娃 (SiC)或者硅锗（SiGe)的IV族化合物半导体材料、诸如氮化镓（GaN)、砷化镓（GaAs)、磷 化镓（GaP)、磷化铟（InP)、磷化镓铟（InGaP)或者磷砷化铟镓（InGaAsP)的二元、三元或者 四元的III-V族半导体材料以及诸如碲化镉（CdTe)和碲化镉汞（HgCdTe)的二元或者三元 II-VI族半导体材料。上面提到半导体材料还被提及为同质结半导体材料。当将两种不同 的半导体材料组合时，形成异质结半导体材料。异质结半导体材料的示例包括但不限制于： 氮化镓铝（AlGaN)和氮化镓、或者硅-碳化硅（Si xCh)和SiGe异质结半导体材料。对于功 率半导体应用而言，当前主要使用Si、SiC和GaN材料。如果半导体本体包括分别具有高击 穿电压和高临界雪崩场强度的诸如SiC或者GaN的宽带隙材料，则相应的半导体区的掺杂 可以被选择得更高，这减小导通阻抗R m。应进一步理解，半导体本体还可以包括多晶半导体 区。例如，布置在绝缘沟槽中的沟槽栅极电极或者场电极可以由对诸如多晶硅的P型多晶 硅半导体区进行高的η型掺杂而形成。因此，本说明书中使用的术语"暴露半导体本体"意 图描述暴露半导体本体的单晶半导体区和/或暴露布置在半导体本体中的多晶半导体区。
[0028] 再参照图1，半导体本体40包括η型第一半导体区1、在下面还被称为本体接触区 2的、被布置在第一半导体区1与主水平表面15之间的ρ型第二半导体区。第一半导体区 1和ρ型本体接触区2形成ρη结。延伸到主表面15的η+型源极区4与ρ型本体接触区2 形成附加的ρη结。沟道区5在坚向方向上定位在η+型源极区4与η型第一半导体区1之 间。在水平方向上，沟道区5定位在沟槽栅极2与本体接触区2之间。
[0029] 可以将第一半导体区1、还被称为本体接触区2的ρ型第二半导体区、源极区4以 及沟道区5构型为延伸到附图平面之外的条。区2、4、5还可以是环形形状，或者当从器件 100的顶部查看时具有带圆角的方形形状。在这种情况下，图1所示的结构以及下面的图对 应于相应的被简单地连接的半导体区。
[0030] 在实施例中，在器件100的制造期间，独立于本体接触区2中的掺杂物浓度产生沟 道区5的掺杂物浓度。这典型地是通过利用与掺杂本体接触区2不同的处理在沟道区5中 产生掺杂物浓度来实现的。在实施例中，通过施加等离子体掺杂（PLAD)实现对沟道区5的 掺杂。典型地在已产生用于栅极电极12的沟槽20后并且在对沟槽20的壁施加了栅极氧 化物14后施加等离子体掺杂。这典型地是在施加用于栅极电极12的材料之前执行的，用 于栅极电极12的材料典型地包括多晶硅。
[0031] 为了通过PLAD处理在沟道区5中施加掺杂，将离子注入到沟槽20中的栅极氧化 物14壁中。这是通过将具有沟槽20的半导体本体40暴露于Ar、Kr、Xe、Ne或另外的稀有 气体或惰性气体的等离子体来执行的。在后续的加热步骤中，注入到栅极氧化物14的壁中 的离子的一部分在沟道区5的方向上从栅极氧化物14扩散，在该处理中，沟道区5被ρ掺 杂。选择PLAD处理和后续加热步骤的参数，以使得得到的沟道区5的掺杂物浓度在横向方 向^上（即，平行于图1中的半导体表面15)变化。更典型地，掺杂物浓度在方向q上从栅 极氧化物14朝向本体接触区2降低。以这种方式，可以将沟道区5的掺杂和得到的掺杂物 浓度与本体接触区2的掺杂和得到的掺杂物浓度去耦。与此同时，实现关于栅极电极12， 相应地关于栅极氧化物14具有自调节的深度的沟道。在实施例中，由用于栅极电极的沟槽 20的位置和深度来确定沟道区5在坚向方向上的掺杂轮廓，造成沟道区5的关于栅极电极 的自调节。
[0032] 在实施例中，在沟道区5中得到的掺杂物浓度在横向方向q上变化，并且在从栅 极电极12到本体接触区2的方向上具有至少一个最小值。由此，最小值的位置与栅极氧化 物14分开。掺杂物浓度的最小值典型地小于沟道区5中的掺杂物浓度的最大值的70 %，更 典型地小于最大值的50%，甚至更典型地小于最大值的20%。尽管掺杂物的浓度在方向a 上朝向本体接触区2降低，但是典型地选择足够高的掺杂物浓度以便实现沟道区5到本体 接触区2的欧姆连接。
[0033] 由于在制造期间的寄生隔离处理的原因，沟道区5中的最大掺杂物浓度可能并不 直接定位在到栅极氧化物4的边界区处，而相反可以略微地与边界区分开。因此，在从栅极 氧化物14到本体接触区2的方向％上，沟道区5中的掺杂物浓度首先增加，并且然后当在 方向4上朝向本体接触区2进一步行进时降低。然而，该局部最大值的位置典型地与栅极 氧化物14分开不多于距离d的10%或者不多于距离d的20%，其中d是栅极氧化物14与 本体接触区2之间的距离。因此，典型地沟道区5中的掺杂物浓度的最大值被定位成邻接 于栅极电极12和栅极氧化物14。
[0034] 典型地，沟道区5中的掺杂物浓度的最小值的位置与栅极氧化物14分开在栅极氧 化物14与沟道区5之间的距离d的70%以上，甚至更典型地分开距离d的90%以上。
[0035] 如上面描述那样施加的掺杂物浓度的特性影响半导体器件100的阈值电压。进 一步地，如图1所示，根据实施例的半导体器件100典型地包括场板10。如图1所示，与沟 道区5相比，场板10和本体接触区2在坚向方向e n上进一步地伸进到第一半导体区1中。 典型地，与沟道区5相比，场板多于20%、更典型地多于30%地更深地延伸到半导体第一区1 中。
[0036] 在实施例中，与沟道区5相比，本体接触区2典型地被更强地掺杂。作为效果，当 晶体管闭锁时，在P掺杂的沟道区5中不建立任意应考虑的宽度的空间电荷区。因此强烈 地减小了由诸如在短路和相应的短路电流的情况下沟道长度的动态减小引起的效果。
[0037] 此外，根据实施例的结构100的进一步的有利效果是与在本体接触区2和沟道区5 中具有相同掺杂物浓度的结构中相比，可以将沟道区5与更高掺杂的本体接触区2之间的 距离设计得更小。因此，根据实施例的器件1〇〇对于闩锁效应具有改进的鲁棒性。当超过 器件100的最大闭锁电压时，例如，当在没有提供续流电路的情况下关闭感应负载时，存在 特定的工作模式，并且通过在高电场区中生成电子空穴对来维持负载电流。取决于晶体管 的实际设计，最高的电场并且因此最高的生成速率可能出现在例如在本体接触区2的底部 附近和/或者场板10的下部附近。在雪崩模式期间产生的空穴能够因此在低欧姆连接上 朝向源极接触8移动。结果是，触发具有n+源极的寄生npn晶体管的风险明显减小。
[0038] 在进一步的实施例中，与上面描述的制造方法不同地产生沟道区5中的横向变化 的掺杂物浓度。在这些实施例中，首先产生本体接触区2,其中p掺杂物浓度比实现想要的 阈值电压可能需要的浓度更高。随后，经由PLAD通过沟槽20到沟道区5的壁，即通过栅极 氧化物14来施加补偿的η掺杂。
[0039] -般地，在一些实施例中，经由沟槽20的壁引入沟道区5的掺杂允许关于沟槽栅 极12以自调节的方式实现沟道。由此在施加栅极12之前，沟槽20中的栅极氧化物14用 作为用于PLAD处理的掩模。替换地，可以在栅极氧化物14和场板10之上在坚向方向上设 置坚向距离氧化物19。或者换言之，栅极沟槽的仅由像例如栅极氧化物14的薄层覆盖的部 分不遮蔽沟道区5的掺杂。因此沟道区的端部被调节到稍后的栅极电极12的下端部，将几 何结构重叠以及因此杂散电容最小化。另一方面，确保载流子从沟道到漂移区1的导电路 径。由场板10和场电极17来确保栅极沟槽20之下的半导体材料的不必要的掺杂。
[0040] 由此，在实施例中，典型地经由加掩模的注入，例如通过在注入期间使用变化的能 量水平的离子来实现高掺杂的本体接触区2。替换地，在一些实施例中，可以蚀刻出用于本 体接触区2的第二沟槽3。随后，通过在各种非限制性的示例中对第二沟槽的壁添加如下中 的一个或者更多个来填充该沟槽：多晶硅；硼硅玻璃（BSG)，然后可以通过离子注入或等离 子体掺杂（PLAD)来对第二沟槽进行处置和激活。
[0041] 根据实施例，沟槽20的底部可以可选地由辅助层18覆盖(辅助层18由虚线朝上 方地界定)，实质地让沟槽侧壁开放以防止沟道区5的掺杂在坚向方向e n上更深地伸进到半 导体器件1〇〇中。该辅助层18可以由例如聚合物(诸如光致抗蚀剂)构成，并且可以在稍后 的处理步骤期间去除该辅助层18。在一些实施例中，辅助层可以由诸如Si0 2的介电材料构 成，辅助层可以仅被部分地去除，或者可以甚至保留在栅极沟槽的底部。
[0042] 根据实施例，还可以在双路模式（twin mode)或者四路模式（quad mode)的情况下 使用倾斜离子注入（即，在不同角度下使用注入）来实现沟道区5的掺杂。
[0043] 根据实施例，沟道区5的掺杂可以在完结栅极氧化物14之前发生。在一个实施例 中，当完成沟道区5的掺杂时，由薄散射层(例如，散射氧化物)覆盖沟槽20的侧壁。在可选 地去除散射层一部分或全部后，可以通过热氧化和/或沉积处理生成栅极氧化物。
[0044] 根据实施例，可以利用导致例如增强M0SFET的第二导电类型对沟道区5进行掺 杂。根据另一实施例，可以利用导致例如耗尽M0SFET的第一导电类型对沟道区5进行掺杂。
[0045] 在实施例中，第一金属化部8被布置在主水平表面15的一部分上。第二金属化部 9被布置在背表面面16上。背表面16界定在半导体本体40的背侧上的强掺杂接触区域 13。半导体器件100包括布置在深沟槽20中的沟槽栅极电极12结构。因此，半导体器件 100可以作为对两个金属化部8,9之间的负载电流进行开关和/或控制的坚向场效应半导 体器件来进行操作。
[0046] 半导体器件100可以形成M0SFET。在这种情况下，漂移区1与经由n+型漏极接触 区13形成漏极电极的第二金属化部9欧姆连接。进一步地，第一金属化部8形成与源极区 4欧姆连接并且与p+型本体接触区2欧姆连接的源极电极8。源极区4和本体接触区2的 掺杂浓度典型地比形成漂移区1的第一半导体区1的掺杂浓度更高。
[0047] 在本说明书的上下文中，术语"欧姆接触"、"电接触"、"接触"、"欧姆连接"、和"电 连接"意图描述在半导体器件的两个区、部分或各部分之间存在欧姆电连接或者欧姆电流 路径，特别是即使没有电压被施加到半导体器件也存在低欧姆阻抗的连接。
[0048] 半导体器件100还可以形成IGBT。在这种情况下，半导体的p+型接触区域13形 成集电极区13,集电极区13被布置在漂移区1与形成集电极电极9的第二金属化部9之 间。进一步地，第一金属化部8形成与p+型本体接触区2欧姆连接的发射极电极8。接触 区域13还可以包括η型和p型部分，从而半导体器件100可以作为具有集成的续流二极管 的IGBT进行操作。
[0049] 不用说，还可以颠倒半导体区的掺杂关系。
[0050] 为了对两个金属化部8,9之间的负载电流进行开关和/或控制，提供至少一个沟 槽栅极电极12。在图1中图解的示例性实施例中，深沟槽20从主水平表面15起延伸经过 源极区4、沟道区5,并且部分地延伸到第一半导体区1中。换言之，深沟槽20坚向地延伸 到形成在漂移区1与本体接触区2之间的pn结以下。深沟槽20通过薄介电层14与半导 体本体40绝缘，并且包括相应的导电区12。下面还将薄介电层14提及为栅极氧化物14或 栅极氧化层14。在本体接触区2与相应的邻接的导电区12之间有足够高的电压差的情况 下，在沿着在漂移区1与源极区或发射极区4之间的栅极介电层14的沟道区5中形成反型 沟道。因此，可以开关和/或控制负载电流。典型地，导电区12形成被电连接到栅极金属 化部(未示出）和端子Ga的栅极电极12。在实施例中，导电区12的下部部分还可以形成场 电极10,如图1所示。在这种情况下，薄介电层14典型地在承载场电极10的相应的下部沟 槽部分中被增厚，以形成更厚的场氧化物。
[0051] 根据实施例，在蚀刻处理中形成沟槽20,并且利用多晶半导体材料填充沟槽20。 这样还便利半导体器件100的制造。取决于半导体区的掺杂类型，半导体器件100可以作 为M0SFET或者IGBT进行操作。图1中的栅极电极12被定位在由场电介质包围的场电极 10之上。但是这仅是示例。根据实施例，在栅极电极处沟槽20在横向方向％上的宽度d g 可以与在场板处沟槽20在横向方向a上的宽度df相同或者可以比在场板处沟槽20在横 向方向上的宽度d f更宽。根据另一实施例，可以省略场电极12和场电介质，从而栅极电 介质14在沟槽20的底部处的下部部分还直接与漂移区1接触。
[0052] 在图2中，示出基于图1的器件的实施例。此外，除了上面已经描述的沟道区5的 掺杂变化之外，本体接触区2的掺杂物浓度也变化。然而，本体接触区的掺杂物浓度在坚向 方向e n上变化，以使得存在与本体接触区2相比具有更低掺杂物浓度的附加本体接触区6。 效果是在朝向第一半导体区1 (相应地，漂移区1)的区域6的边界区中，受主的浓度更低， 并且在静态闭锁的状态下场截止不会由于区域6的掺杂所提供的运动载流子或空穴而被 完全耗尽一对于这种情况，图2中的虚线标出空间电荷区的端部。仅在更高的电流密度下， 空间电荷区更深地延伸到本体接触区2中，这增加了闭锁电压并且导致在雪崩操作中特性 的稳定。
[0053] 图3示出根据实施例的半导体器件100。在图1和2中，在坚向方向eni沟道区 5应当在伸进至栅极电极12的端部之前结束。换言之，应当存在其中漂移区域1邻接于栅 极电介质14的重叠。然而，处理中的偏差，例如，掺杂处理期间的扩散或散射可能导致掺杂 物从沟道区5插入到漂移区域1，减小靠近沟道端部的漂移区域1的电导率。一个附加的课 题是在反型沟道的端部处的电子流的非常高的电流密度。该高电流密度必须延展成朝向到 接触区域13的通路的更同质的电流密度。靠近反型沟道的端部的漂移区域1的高电导率 有助于不成比例地减小半导体器件100的导通状态阻抗。在这里，附加于图1所示的器件 100,在沟道区5的下部坚向截面中，在沟道5的朝向沟槽20的端部区处提供η掺杂的沟道 连接区域7。由于在晶体管的闭锁状态下ρ掺杂的沟道区5被遮蔽，所以可以对区域7施加 以更高的η掺杂。在实施例中，在回蚀场氧化物层17之后产生区域7,从而其可以比栅极电 极12更深地伸进到器件100中。在没有沟道连接区域7的情况下，得到的在沟道区5中的 反型沟道可能示出在沟道区5的端部处的减小的电导率。
[0054] 在图4中，示出了根据实施例的进一步的器件100。在这里，经由深抵接触孔3对 本体接触区2进行注入，并且随后对本体接触区2进行退火，本体接触区2相应地仅被轻微 地扩散。该实施例还可以与图3所示的沟道连接区域7组合。
[0055] 在图5中，示意性地示出根据实施例的用于形成坚向半导体的方法300。方法300 包括：在方框301，提供衬底；在方框302,蚀刻用于栅极电极的沟槽；在方框303,提供本体 接触区；在方框304,提供定位在沟槽与本体接触区之间的沟道区；在方框305,施加掺杂以 将掺杂物注入到沟槽的壁中；以及在方框306,使掺杂物从沟槽壁扩散到沟道区中，以在沟 道区中产生横向变化的掺杂浓度。优选地，该掺杂是等离子体掺杂。
[0056] 上述所写的描述使用具体实施例(包括最佳模式）公开了本发明，并且还使得本领 域的任意技术人员能够作出和使用本发明。尽管已经以各种具体实施例的方式描述了本发 明，但是本领域的技术人员将认识到，可以以在权利要求的精神和范围内的修改来实施本 发明。尤其是可以将上面描述的实施例的相互间不排斥的特征彼此组合。可专利的范围由 权利要求限定，并且可以包括本领域的技术人员想到的其它示例。如果这样的其它示例具 有并非是与权利要求的字面语言不同的结构要素，或者如果它们包括具有与权利要求的字 面语言非实质性的差别的等同的结构要素，则这样的其它示例意图在权利要求的范围内。
【权利要求】
1. 一种沟槽栅极MOS晶体管，包括： 半导体衬底，具有包括栅极电极的沟槽， 源极区，以及 与沟道区邻接的本体接触区， 其中所述沟道区中的掺杂物浓度在横向方向上变化，并且在从所述栅极电极到与所述 栅极电极分开的所述本体接触区的方向上具有至少一个最小值。
2. 根据权利要求1所述的沟槽栅极晶体管，其中掺杂物浓度在从所述栅极电极到所述 本体接触区的横向方向上降低。
3. 根据权利要求1所述的沟槽栅极晶体管，其中掺杂物浓度的最小值小于所述沟道区 中的掺杂物浓度的最大值的20%。
4. 根据权利要求1所述的晶体管，其中所述沟道区中的掺杂物浓度的最小值的位置与 所述栅极电极分开在所述栅极电极与所述沟道区之间的平均距离d的70%以上。
5. 根据权利要求1所述的晶体管，其中所述沟道区具有到邻接的本体接触区的欧姆连 接。
6. 根据权利要求1所述的晶体管，其中所述沟道区中的掺杂物浓度的最大处被定位成 邻接于所述栅极电极。
7. 根据权利要求1所述的晶体管，其中通过等离子体掺杂PLAD来产生变化的掺杂物浓 度。
8. 根据权利要求7所述的晶体管，其中等离子体掺杂是从所述栅极电极的沟槽执行 的。
9. 根据权利要求1所述的晶体管，进一步包括被定位成邻接于所述栅极电极的场板或 场电极。
10. 根据权利要求9所述的晶体管，其中场板或场电极被定位成坚向地在所述栅极电 极之下。
11. 根据权利要求10所述的晶体管，其中场板或场电极在坚向方向上比所述沟道区更 深至少20%地延伸到所述半导体衬底中。
12. 根据权利要求1所述的晶体管，其中所述本体接触区在坚向方向上比所述沟道区 更深地延伸到所述半导体衬底中。
13. 根据权利要求1所述的晶体管，其中所述本体接触区的掺杂物浓度在坚向方向上 变化。
14. 根据权利要求13所述的晶体管，其中掺杂物浓度在坚向方向上降低。
15. 根据权利要求1所述的晶体管，其中所述沟道区基本上是p掺杂的，并且包括邻接 于所述栅极电极的、具有η掺杂物的区域。
16. -种形成坚向半导体的方法，包括： 提供衬底， 蚀刻用于栅极电极的沟槽， 提供本体接触区 提供定位在沟所述槽与所述本体接触区之间的沟道区， 施加掺杂以将掺杂物注入到所述沟槽的壁中， 使掺杂物从沟槽壁扩散到所述沟道区中以便在所述沟道区中产生横向变化的掺杂浓 度。
17. 根据权利要求16所述的方法，其中通过用于所述栅极电极的所述沟槽的位置和深 度来确定所述沟道区在坚向方向上的掺杂轮廓，造成所述沟道区关于所述栅极电极的自调 节。
18. 根据权利要求16所述的方法，其中掺杂是等离子体掺杂。
19. 根据权利要求16所述的方法，其中所述本体接触区和所述栅极电极在坚向方向上 比所述沟道区更深至少20%地延伸到所述衬底中。
20. 根据权利要求16所述的方法，进一步包括对所述本体接触区施加坚向变化的掺杂 物浓度。
21. 根据权利要求16所述的方法，进一步包括在所述沟道区的邻接于所述栅极电极的 端部处施加 η掺杂区。
22. 根据权利要求16所述的方法，其中经由比所述沟道区更深地伸进到所述衬底中的 接触孔来注入所述本体接触区。
23. -种用于形成沟槽栅极场效应半导体器件的方法，包括： 提供包括主水平表面的半导体本体； 形成本体接触区； 在所述主水平表面上形成沟槽； 在所述沟槽中形成栅极氧化物层； 对所述半导体本体施加等离子体掺杂以便将掺杂物注入到沟槽壁中； 加热所述半导体本体；以及 利用导电材料填充所述沟槽。
【文档编号】H01L29/78GK104103690SQ201410144330
【公开日】2014年10月15日 申请日期:2014年4月11日 优先权日:2013年4月12日
【发明者】F.希尔勒, A.毛德, H-J.舒尔策 申请人:英飞凌科技奥地利有限公司