本发明属于半导体制造领域，尤其涉及一种鳍式场效应晶体管、鳍结构及其制造方法。
背景技术：
随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。
为了克服短沟道效应，提出了鳍式场效应晶体管(Fin-FET)的立体器件结构，Fin-FET是具有鳍型沟道结构的晶体管，该种器件利用薄鳍的几个表面作为沟道，从而可以防止传统晶体管中的短沟道效应，同时可以增大工作电流。
在鳍式场效应晶体管的制造工艺中，鳍的制造是非常重要的部分，鳍作为沟道，希望其迁移率更高以获得更快的器件速度，目前的鳍主要是通过硅衬底刻蚀形成，而后，可以通过在鳍上外延III-V族的半导体材料，以提高沟道的载流子迁移率。
然而，问题在于，由于III-V族的半导体材料与硅之间存在晶格的不匹配，彼此之间存在着应力作用，难以在硅鳍上形成III-V族的半导体层。
技术实现要素：
本发明的目的在于克服现有技术中的不足，提供一种鳍式场效应晶体管、鳍结构及其制造方法，减小不同族材料间应力。
为实现上述目的，本发明的技术方案为：
一种鳍结构的制造方法，包括步骤：
提供半导体衬底，所述半导体衬底上形成有硅鳍；
在硅鳍和衬底表面上形成孔；
在硅鳍和衬底表面上形成外延层，该外延层为III族或V族的半导体材料。
可选的，所述硅鳍具有P型掺杂，采用电化学刻蚀法，在鳍的表面上形成孔。
可选的，电化学电解法的电解液为HF和乙醇的混合溶液，HF与乙醇的混合比例为1:1。
可选的，所述半导体衬底为硅衬底，通过刻蚀硅衬底形成鳍，且在形成鳍之前，还包括步骤：对衬底进行倾斜角度的P型掺杂。
可选的，倾斜角度为6°。
可选的，在硅鳍表面形成孔之后，在硅鳍上形成外延层之前，还包括步骤：在硅鳍上形成外延缓冲层。
此外，本发明还提供了一种鳍式场效应晶体管的制造方法，采用上述任一方法形成鳍结构。
此外，本发明还提供了一种鳍结构，包括：
半导体衬底；
衬底上的硅鳍，所述硅鳍和衬底的表面上具有孔；
硅鳍和衬底上的外延层，该外延层为III族或V族的半导体材料。
可选的，在外延层与硅鳍之间还包括外延缓冲层。
此外，本发明还提供了一种鳍式场效应晶体管，包括上述任一的鳍结构。
本发明的鳍式场效应晶体管、鳍结构及其制造方法，在硅鳍的表面上形成了孔，孔使得硅鳍的部分晶格发生变形，在其上形成不同族的外延层后，可以吸收部分由于晶格不匹配造成的应力，释放硅鳍与外延层间的应力。
附图说明
为了更清楚地说明本发明实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为根据本发明的鳍结构的制造方法流程图；
图2-图6A为根据本发明实施例制造鳍式场效应晶体管的各个制造过程中的器件结构示意图，其中，图2-图6为俯视图，图2A-6A为相应的俯视图的AA向截面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
本发明提出了一种鳍结构的制造方法，包括：提供半导体衬底，所述半导体衬底上形成有硅鳍；在硅鳍表面上形成孔；在硅鳍上形成外延层，该外延层为III族或V族的半导体材料。
在本发明中，在硅鳍的表面上形成了孔，孔使得硅鳍的部分晶格发生变形，在其上形成不同族的外延层后，可以吸收部分由于晶格不匹配造成的应力，释放硅鳍与外延层间的应力。
为了更好的理解本发明的技术方案和技术效果，以下将结合具体的流程示意图图1对具体的实施例进行详细的描述。
首先，提供半导体衬底100，所述半导体衬底100上形成有硅鳍110，参考图2和图2A(图2的AA向截面示意图)所示。
在本发明实施例中，所述半导体衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。
在本实施例中，所述半导体衬底为体硅衬底，硅鳍通过刻蚀体硅衬底来形成，可以理解的是，在其他实施例中，硅鳍可以不是通过刻蚀衬底来形成，例如，在衬底上生长硅的厚层，通过刻蚀硅的厚层来形成硅鳍。
在本实施例中，具体的，首先，在衬底上形成掩膜层(图未示出)，该掩膜层可以为为二氧化硅、氮化硅、氮氧化硅等或他们的叠层，厚度可以为
接着，以该掩膜层为掩蔽，可以采用采用RIE(反应离子刻蚀)的方法，刻蚀衬底100以形成鳍110，接着，可以采用湿法腐蚀，如采用稀释的HF去除二氧化硅的掩膜层，从而，在衬底100上形成鳍110，如图2A所示。
而后，在步骤S02，在硅鳍110表面上形成孔112，参考图3和图3A(图3的AA向截面示意图)所示。
在本实施例中，采用电化学刻蚀法，在鳍的表面上刻蚀出孔，具体的，实施例中采用P型掺杂的硅衬底，在形成鳍后，使得鳍具有P型的掺杂，优选的，在形成硅鳍之前，对体硅衬底进行倾斜角度为6°的掺杂，掺杂粒子例如为B、Ga或In等，而后，刻蚀形成P型掺杂的硅鳍，接着，采用电化学刻蚀法进行刻蚀，电解液为HF和乙醇的混合溶液，HF与乙醇的混合比例为1:1，将上述器件放置于电解液中，在进行电化学电解后，在衬底100及鳍110的表面上形成了孔112，如图3和图3A所示，该孔110呈不规则的分布，孔的深度和孔径由刻蚀时间和刻蚀溶液的浓度等条件控制，孔的密度由电流的密度决定，在刻蚀后，硅鳍表面上的多孔率达到60％，或者更高。
在其他实施例中，也可以采用等离子体干法刻蚀或反应离子刻蚀来形成鳍表面的孔，在刻蚀中，通过调整刻蚀气体的配比，例如碳氟基气体中的碳氟原子数目比、或者卤素刻蚀气体与氧化性气体之间的流速比，使得刻蚀为各向同性刻蚀，并且改变气体流量或配比，使得在各个时间点上横向刻蚀速率不相等，从而在层表面也形成多孔结构。
而后，在步骤S03，在鳍110上形成外延层120，该外延层120为III族或V族的半导体材料，参考图4和图4A(图4的AA向截面示意图)所示。
在本实施例中，采用epi(外延)工艺，进行外延层120的生长，如图4和4A所示，外延工艺中，先将孔112填满外延材料并继续外延生长，从而形成外延层120。对于硅鳍，该外延层可以为III族或V族的半导体材料，例如为GaAs、GaN或GaInP等，该III族或V族的外延层120具有更高的载流子迁移率，使得器件具有更好的性能。
由于在硅鳍上形成有孔，孔使得硅鳍的部分晶格发生变形，在其上形成不同族的外延层后，可以吸收部分由于晶格不匹配造成的应力，释放硅鳍与外延层间的应力。
更优的，在形成孔之后、形成外延层之前，可以在硅鳍上先形成外延缓冲层(图未示出)，该外延缓冲层相较于外延层，具有与硅鳍更为接近的晶格匹配能力，以缓解直接在硅鳍上生长外延层而造成的应力失配，例如该外延缓冲层可以为SiGe等。
至此，形成了本发明实施例的鳍结构。
而后，可以完成器件的后续加工。如图5和图5A(图5的AA向截面示意图)所示，进行隔离材料130，例如二氧化硅的淀积，而后，进行平坦化工艺，直至暴露出外延层120，接着，进行部分隔离材料130的去除，从而在鳍结构之间形成隔离130，如图6和图6A(图6的AA向截面示意图)。而后，在鳍上形成栅介质层以及栅极，并在鳍的两端形成源漏区，以及后续形成层间介质层以及接触和互连结构等。
至此，形成了本发明实施例的鳍式场效应晶体管。
此外，本发明还提供了一种鳍结构，参考图4和图4A所示，该鳍结构包括：半导体衬底100；衬底100上的硅鳍110，所述硅鳍110的表面上具有孔112；硅鳍110上的外延层120，该外延层为III族或V族的半导体材料。
在本发明的实施例中，所述半导体衬底为体硅衬底，所述硅鳍具有P型掺杂。外延层为III族或V族的半导体材料，例如为GaAs、GaN或GaInP等。
硅鳍上的孔110呈不规则分布，多孔率可以为60％，或者更高。
在硅鳍与外延层之间还可以包括外延缓冲层，例如可以为GeSi，以缓解直接在硅鳍上生长外延层而造成的应力失配。
此外，本发明还提供了具有上述鳍结构的鳍式场效应晶体管，在鳍结构之间形成有隔离，在鳍上形成了栅介质层以及栅极，并在鳍的两端形成有源漏区。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。