一种熔丝测试结构及硅片的制作方法
【专利摘要】本实用新型提供了一种熔丝测试结构及硅片，涉及半导体器件制造领域，为解决现有技术中无法在线监控产品上熔丝相关性能的问题而设计；其中，熔丝测试结构包括：用于测试熔丝电阻的测试结构和熔丝，所述测试结构与所述熔丝通过金属线相连。本实用新型提供的方案能够轻易测出产品上熔丝的电阻，还可以模拟客户端熔丝烧熔的情况，进而实现在线监控产品上熔丝的相关性能的目的。
【专利说明】—种熔丝测试结构及硅片
【技术领域】
[0001]本实用新型涉及半导体器件制造领域，特别是涉及一种熔丝测试结构及硅片。
【背景技术】
[0002]在集成电路制造工艺中通常用到Fuse (熔丝)结构来调节产品振荡器的频率、输出电压等。Fuse本质上就是一个电阻,其材料通常是易于熔融的导电金属(Metal Fuse:金属熔丝)或多晶硅(Poly Fuse:多晶硅熔丝)。通过施加高压、大电流或激光等方式可以使Fuse烧断，改变电路结构中的电阻值，进而起到调节某项电路参数(电压、频率等)作用。
[0003]正常情况下，针对产品各关键参数都会设计相应的测试模块儿用于监控在线工艺参数的波动情况。但Fuse主要是客户端用来调节频率或电压等参数的，它有别于其它工艺参数，通常Wafer (硅片)产品上都没有设计专门的监控fuse的测试模块儿，并且Fuse结构使用较广泛，经常会碰到一些Fuse烧不断或烧不不干净之类的问题。
实用新型内容
[0004]本实用新型要解决的技术问题是提供一种熔丝测试结构及硅片，解决现有技术中无法在线监控产品上熔丝相关性能的问题。
[0005]为解决上述技术问题，本实用新型的实施例提供一种熔丝测试结构，包括:用于测试熔丝电阻的测试结构和熔丝，所述测试结构与所述熔丝通过金属线相连；其中，所述测试结构由第一预设数量的测试端口和金属线连接而成。
[0006]上述的熔丝测试结构，其中，所述第一预设数量为8。
[0007]上述的熔丝测试结构，其中，所述测试端口包括:第一、二、三、四、五、六、七、八测试端口，所述第八测试端口作为公共端口，其余七个所述测试端口分别通过一个所述熔丝与所述第八测试端口相连。
[0008]上述的熔丝测试结构，其中，所述熔丝包括第二预设数量的第一熔丝和第三预设数量的第二熔丝；其中，所述第一熔丝包括:折线型熔丝和弓型熔丝，所述第二熔丝包括直线型熔丝。
[0009]上述的熔丝测试结构，其中，所述熔丝为金属熔丝，所述金属熔丝与所述金属线直接相连。
[0010]上述的熔丝测试结构，其中，所述熔丝为多晶硅熔丝，所述多晶硅熔丝与所述金属线通过所述多晶硅熔丝的末端的通孔相连。
[0011]本实用新型还提供一种硅片，包括划片道区域，其中，所述划片道区域中含有上述的熔丝测试结构。
[0012]本实用新型的上述技术方案的有益效果如下:
[0013]上述方案中，所述熔丝测试结构能够轻易测出产品上熔丝的电阻，还可以模拟客户端熔丝烧熔的情况，进而实现在线监控产品上熔丝的相关性能的目的。【专利附图】
【附图说明】
[0014]图1为本实用新型实施例的熔丝测试结构布线示意图；
[0015]图2为本实用新型实施例的熔丝测试结构另一布线示意图；
[0016]图3为本实用新型实施例的折线型熔丝结构示意图；
[0017]图4为本实用新型实施例的弓型熔丝结构示意图；
[0018]图5为本实用新型实施例的直线型熔丝结构示意图；
[0019]图6为本实用新型实施例的多晶硅直线型熔丝结构示意图；
[0020]图7为本实用新型实施例的熔丝区域完整剖面结构示意图；
[0021]图8为本实用新型实施例的多晶硅熔丝开窗区域剖面结构示意图；
[0022]图9为本实用新型实施例的金属熔丝开窗区域剖面结构示意图；
[0023]图10为本实用新型实施例的测试原理示意图。
【具体实施方式】
[0024]为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图及具体实施例对本实用新型进行详细描述。
[0025]本实用新型针对现有的技术中无法在线监控产品上熔丝相关性能的问题，提供一种熔丝测试结构，如图1所示，包括:用于测试熔丝电阻的测试结构和熔丝，所述测试结构与所述熔丝通过金属线相连；其中，所述测试结构由第一预设数量的测试端口和金属线连接而成。
[0026]根据厂家实际生产应用情况，如图1所示，本实用新型实施例提供的所述熔丝测试结构中所述第一预设数量为8 ;其中，所述测试端口包括:第一、二、三、四、五、六、七、八测试端口，所述第八测试端口作为公共端口，其余七个所述测试端口分别通过一个所述熔丝与所述第八测试端口相连。测试结构中测试端口的尺寸具体可根据测试针卡大小和划片道尺寸来选择(一般在几十微米左右)，测试端口的数量可根据实际需要而选择，金属走线宽度常见约2?5um。测试结构的布线方式可以有多种设计，具体根据测试需要而确定。
[0027]如图2所示，本实用新型实施例还提供另一种熔丝测试结构的布线方式，第四测试端口 /第五测试端口为公共端口，第一测试端口、第二测试端口和第三测试端口分别通过一个熔丝再与第四测试端口相连；第六测试端口、第七测试端口和第八测试端口分别通过一个熔丝再与第五测试端口相连；第四测试端口也通过一个熔丝与第五测试端口相连。此种方式同图1所示的布线方式都可以监测7组熔丝的电阻。
[0028]其中，所述熔丝包括第二预设数量的第一熔丝和第三预设数量的第二熔丝；根据厂家的实际需求，第二预设数量与第三预设数量之和为8即可，比如熔丝为多晶硅熔丝时，第二预设数量可以为4，第三预设数量为4 ;熔丝为金属熔丝时，第二预设数量为2，第三预设数量为6。需要说明的是，所述第一熔丝包括:折线型熔丝和弓型熔丝，所述第二熔丝包括直线型熔丝，如图3、图4和图5所示。熔丝的结构类型可根据实际监控需要而选择。
[0029]若所述熔丝为金属熔丝，则所述金属熔丝与所述金属线直接相连；不需要通孔连接。
[0030]若所述熔丝为多晶硅熔丝，如图6所示，所述多晶硅熔丝与所述金属线通过所述多晶硅熔丝的末端的通孔相连。[0031]如图7所示，CMOS(互补金属氧化物半导体)产品中熔丝区域完整的构成由下往上依次为衬底(Si)、氧化层(Oxide)、多晶硅层(Poly)、介质层(ILD)、金属层(MT)、护层(PA)。
[0032]如图4和图8所示，图4中的虚线区域内为多晶硅熔丝开窗区域，在开窗区域多晶硅以上的层次都被刻掉了，只留下了衬底(Si)、氧化层(Oxide)和多晶硅层(Poly)。
[0033]如图9所示，金属熔丝开窗区域内金属层以上的层次都被刻掉了，只留下了衬底(Si)、氧化层(Oxide)、多晶硅层(Poly)、介质层(ILD)和金属层(MT)。
[0034]本实用新型实施例提供的所述熔丝测试结构采用的测试原理如图10所示，结构中的熔丝相当于电阻R，相连的两个测试端口相当于图中的端口 A和端口 B，给AB两端加一个电压U，相应就能读出一个电流I，由此便可计算出熔丝电阻:R = U/I。
[0035]根据物体电阻计算公式:
[0036]R= P L/S
[0037]式中:p为物质的电阻率，单位为欧姆米(Ω.πι) ;L为长度，单位为米(m) ;S为截面积，单位为平方米(m2)。
[0038]根据熔丝测试结构的电路原理，因为熔丝处线宽小，截面积S小，所以电阻R大，测试端口两端的电信号主要降都落在熔丝上。当给AB两端加高压或大电流时还可以模拟客户端烧熔丝的实际情况。
[0039]本实用新型实施例的优点还在于其布线方式和熔丝结构可以根据实际需求而更新，其变更成本较小、易于升级的特性大大提高了产品适应市场的能力。
[0040]为解决上述技术问题，本实用新型实施例还提供了一种硅片，包括划片道区域，其中，所述划片道区域中含有上述的熔丝测试结构。
[0041 ] 其中，上述熔丝测试结构的所述实现实施例均适用于该硅片的实施例中，也能达到相同的技术效果。
[0042]以上所述的是本实用新型的优选实施方式，应当指出对于本【技术领域】的普通人员来说，在不脱离本实用新型所述的原理前提下还可以作出若干改进和润饰，这些改进和润饰也在本实用新型的保护范围内。
【权利要求】
1.一种熔丝测试结构，其特征在于，包括:用于测试熔丝电阻的测试结构和熔丝，所述测试结构与所述熔丝通过金属线相连；其中，所述测试结构由第一预设数量的测试端口和金属线连接而成。
2.根据权利要求1所述的熔丝测试结构，其特征在于，所述第一预设数量为8。
3.根据权利要求2所述的熔丝测试结构，其特征在于，所述测试端口包括:第一、二、三、四、五、六、七、八测试端口，所述第八测试端口作为公共端口，其余七个所述测试端口分别通过一个所述熔丝与所述第八测试端口相连。
4.根据权利要求1所述的熔丝测试结构，其特征在于，所述熔丝包括第二预设数量的第一熔丝和第三预设数量的第二熔丝；其中，所述第一熔丝包括:折线型熔丝和弓型熔丝，所述第二熔丝包括直线型熔丝。
5.根据权利要求1所述的熔丝测试结构，其特征在于，所述熔丝为金属熔丝，所述金属熔丝与所述金属线直接相连。
6.根据权利要求1所述的熔丝测试结构，其特征在于，所述熔丝为多晶硅熔丝，所述多晶硅熔丝与所述金属线通过所述多晶硅熔丝的末端的通孔相连。
7.一种硅片，包括划片道区域，其特征在于，所述划片道区域中含有如权利要求1至6任一项所述的熔丝测试结构。
【文档编号】H01L23/544GK203800040SQ201420237723
【公开日】2014年8月27日 申请日期:2014年5月9日 优先权日:2014年5月9日
【发明者】陈金园, 黎智, 谭志辉 申请人:北大方正集团有限公司, 深圳方正微电子有限公司