一种半导体器件和电子装置的制作方法

本发明涉及半导体技术领域，具体而言涉及一种半导体器件和电子装置。

背景技术：

在半导体技术领域中，静电放电(ESD)现象是对集成电路(IC)的一大威胁。随着半导体制程工艺尺寸的不断减小，ESD防护设计在纳米级的CMOS技术中变得越来越具有挑战性和难度。

SCR(可控硅整流器)器件由于其强的ESD鲁棒性(robustness)和在单位面积下具有最强的电流泄放能力被广泛应用于IC的片上静电放电(ESD)保护。当其被用作低工作功率源ICs时，SCR器件高的触发电压限制了其应用范围。因此一些先进技术例如齐纳二极管辅助触发SCR器件被提出用来增强SCR器件的开启效率。然而常规的齐纳二极管辅助触发SCR器件仍然存在大的硅衬底面积消耗和普通SCR器件在单位面积下电流泄放能力下降等问题。

图1A、图1B和图1C分别示出了现有的一种齐纳二极管辅助触发SCR器件的横截面示意图、俯视结构图和等效电路图。该齐纳二极管辅助触发SCR器件包括主SCR器件部分和一个用于辅助触发SCR器件的嵌入式齐纳二极管。齐纳二极管位于PNP三极管的基极和NPN三极管的基极之间，其由嵌入SCR器件内的一个N+注入区和P+注入区构成。当SCR器件的阳极于一ESD事件时，齐纳二极管首先开启，诱导电流流过SCR中的P阱，通过P阱电阻的电压降最终触发SCR路径。与普通SCR器件相比，齐纳二极管辅助触发SCR器件在N阱和P阱的交界区域增加N+注入区，并在P阱内增加一个P+注入区，该P+注入区与增加的N+注入区相邻接，与其共同构成一个嵌入式齐纳二极管，而增加的P+注入区与N+注入区增加了对衬底面积的消耗，同时降低了普通SCR器件在单位面积下电流泄放能力。

因此，为解决上述技术问题，有必要提出一种新的半导体器件结构，以减小对衬底面积的消耗。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在的齐纳二极管辅助触发SCR器件对衬底面积的消耗大的问题，本发明实施例一提供一种半导体器件，包括：

P型半导体衬底；

N阱和P阱，位于所述P型半导体衬底内且相邻接，并均沿第一方向延伸；

第一N+注入区和第一P+注入区，沿所述第一方向延伸，并沿与所述第一方向垂直的第二方向间隔排列于所述N阱内；

第二N+注入区和第二P+注入区，沿所述第一方向延伸，并沿所述第二方向间隔排列于所述P阱内；

若干第三N+注入区和若干第三P+注入区，沿所述第一方向交替邻接排列于所述N阱和所述P阱的交界区域，且所述若干第三N+注入区和若干第三P+注入区在所述第二方向上与其相邻的N+注入区或P+注入区间隔，其中

所述若干第三N+注入区和所述若干第三P+注入区构成齐纳二极管。

进一步，所述第一N+注入区和所述第一P+注入区彼此相连接构成SCR器件的阳极。

进一步，所述第二N+注入区和所述第二P+注入区彼此相连接构成SCR器件的阴极。

进一步，所述半导体器件等效为一个NPN三极管和一个PNP三极管，所述齐纳二极管位于所述PNP三极管的基极和所述NPN三极管的基极之间。

进一步，在所述第一N+注入区和所述第一P+注入区之间设置有隔离结构，在所述第二N+注入区和所述第二P+注入区之间设置有隔离结构。

进一步，所述隔离结构为浅沟槽隔离结构。

本发明实施例二还提供一种电子装置，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括：

P型半导体衬底；

N阱和P阱，位于所述P型半导体衬底内且相邻接，并均沿第一方向延伸；

第一N+注入区和第一P+注入区，沿所述第一方向延伸，并沿与所述第一方向垂直的第二方向间隔排列于所述N阱内；

第二N+注入区和第二P+注入区，沿所述第一方向延伸，并沿所述第二方向间隔排列于所述P阱内；

若干第三N+注入区和若干第三P+注入区，沿所述第一方向交替邻接排列于所述N阱和所述P阱的交界区域，且所述若干第三N+注入区和若干第三P+注入区在所述第二方向上与其相邻的N+注入区或P+注入区间隔，其中

所述若干第三N+注入区和所述若干第三P+注入区构成齐纳二极管。

综上所述，本发明的半导体器件其嵌入式齐纳二极管由交替排列于N阱和P阱交界区域的N+注入区和P+注入区构成，减小了对衬底面积的消耗，可在更小的衬底面积消耗下具有与现有齐纳二极管辅助触发SCR器件相同的ESD保护效率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A示出了现有的一种齐纳二极管辅助触发SCR器件的横截面示意图；

图1B示出了对应图1A中齐纳二极管辅助触发SCR器件的俯视结构图；

图1C示出了对应图1A中齐纳二极管辅助触发SCR器件的等效电路图；

图2A示出了本发明一个具体实施方式中的半导体器件的横截面示意图；

图2B示出了本发明一个具体实施方式中的半导体器件的俯视结构图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取 向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，参照图2A-图2B来具体描述本发明的一个实施例的半导体器件。其中，图2A示出了本发明一个具体实施方式中的半导体器件的横截面示意图；图2B示出了本发明一个具体实施方式中的半导体器件的俯视结构图。

如图2A和图2B所示，本发明实施例的半导体器件包括P型半导体衬底20。所述半导体衬底20可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。该半导体衬底被掺杂有P型掺杂离子后构成P型半导体衬底。

还包括N阱211和P阱212，位于所述P型半导体衬底20内且相邻接，并均沿第一方向延伸，其中，还包括第一N+注入区221和第一P+注入区222，第一N+注入区221和第一P+注入区222均沿所述第一方向延伸的，并沿与所述第一方向垂直的第二方向间隔排列于所述N阱211内。第一N+注入区221和第一P+注入区222彼此相连接构成SCR器件的阳极。

还包括第二N+注入区223和第二P+注入区224，其均沿所述第 一方向延伸，并沿所述第二方向间隔排列于所述P阱212内。其中，所述第二N+注入区223和所述第二P+注入区224彼此相连接构成SCR器件的阴极。

还包括若干第三N+注入区225和若干第三P+注入区226，其沿所述第一方向交替邻接排列于所述N阱211和所述P阱212的交界区域，且所述若干第三N+注入区225和若干第三P+注入区226在所述第二方向上与其相邻的N+注入区或P+注入区间隔，每个相邻第三N+注入区225和第三P+注入区226彼此连接，构成PN结，如图2B所示。所述若干第三N+注入区225和所述若干第三P+注入区226构成齐纳二极管。尽管图2A中仅示出了第三N+注入区225，但是从图2B可知，在第三N+注入区225的两侧或一侧还会有第三P+注入区226。进一步地，为了实现对衬底面积更小的消耗，第三N+注入区225和第三P+注入区226沿第二方向的具有减小的宽度。第三N+注入区225和第三P+注入区226沿第二方向的宽度相同。

在一个示例中，在所述第一N+注入区221和所述第一P+注入区222之间设置有隔离结构，在所述第二N+注入区223和所述第二P+注入区224之间设置有隔离结构23。较佳地，所述隔离结构23为浅沟槽隔离结构。

SCR器件可以等效为一个NPN三极管和一个PNP三极管，其中，N阱211作为PNP三极管的基极，第一P+注入区222作为PNP三极管的发射极，P型半导体衬底20作为PNP三极管的集电极，另外，N阱211构成NPN型三极管的集电极，位于P阱212内的第二N+注入区223构成NPN型三极管的发射极，P阱212作为NPN型三极管的基极。所述若干第三N+注入区225和所述若干第三P+注入区226构成的齐纳二极管位于PNP三极管的基极和NPN三极管的基极之间。

本发明实施例的半导体器件结构的等效电路图与图1C中等效电路图相同，PNP三极管的发射极连接阳极，NPN三极管的发射极连接阴极。PNP三极管的基极连接NPN三极管的集电极。NPN三极管的基极连接PNP三极管的的集电极。一个额外的反馈被加入到SCR器件中以提高SCR器件的开启速度。这个反馈是由嵌入到SCR结构 中的一个齐纳二极管构成，该齐纳二极管位于PNP三极管的基极和NPN三极管的基极之间。

与现有技术的普通的齐纳二极管辅助触发SCR器件(如图1A所示)相比，本发明的半导体器件其嵌入式齐纳二极管由交替排列于N阱和P阱交界区域的N+注入区和P+注入区构成，不需要再在交界区域以外的SCR器件中增加其它额外的P+注入区，交替排列的N+注入区和P+注入区有效的减少了对衬底面积的消耗，还可实现相同的对SCR器件的快速触发功能。另外，本发明实施例的半导体器件可以在现有的半导体器件制造工艺中实现，不需增加额外的器件层和掩膜工艺，因此，本发明实施例的半导体器件可以与现有的半导体制造工艺(例如40nm、28nm工艺)兼容，不会增加额外的工艺成本。

综上所述，本发明的半导体器件其嵌入式齐纳二极管由交替排列于N阱和P阱交界区域的N+注入区和P+注入区构成，减小了对衬底面积的消耗，可在更小的衬底面积消耗下具有与现有齐纳二极管辅助触发SCR器件相同的ESD保护效率。

实施例二

本发明还提供一种电子装置，该电子装置包括实施例一中所述的半导体器件以及与所述半导体器件相连接的电子组件。

由于包括的半导体器件在更小的衬底面积消耗下具有与现有齐纳二极管辅助触发SCR器件相同的ESD保护效率，该电子装置同样具有上述优点。

该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的 保护范围由附属的权利要求书及其等效范围所界定。